《計(jì)算機(jī)組成》復(fù)習(xí)提要.ppt

計(jì)算機(jī)組成復(fù)習(xí)提要,題型（2010年例）,一。 填空題（每空1分，共20分） 二。選擇題（單項(xiàng)） (每小題2分，共30分) 三. 應(yīng)用題（3小題，共36分） 四 綜合設(shè)計(jì)題（2小題，共14分）,考試內(nèi)容,第二章 運(yùn)算方法和運(yùn)算器 第三章 存儲系統(tǒng) 第四章 指令系統(tǒng) 第五章 中央處理器 第六章 總線系統(tǒng)第七章 外圍設(shè)備 第八章 輸入輸出系統(tǒng),重點(diǎn)考二、三、四、五四章內(nèi)容， 期中考試考過的也要考的。 第六七八章了解基本概念即可。,第一章 計(jì)算機(jī)系統(tǒng)概論,馮諾依曼型計(jì)算機(jī) 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu),第二章 運(yùn)算方法和運(yùn)算器,2.1數(shù)據(jù)與文字的表示 源碼，反碼，補(bǔ)碼，移碼 2.2定點(diǎn)加法、減法運(yùn)算 2.3定點(diǎn)乘法運(yùn)算 2.4定點(diǎn)除法運(yùn)算 2.5定點(diǎn)運(yùn)算器的組成 2.6浮點(diǎn)運(yùn)算與浮點(diǎn)運(yùn)算器,選擇：將十進(jìn)制數(shù)-27/64表示成IEEE754標(biāo)準(zhǔn)的32位浮點(diǎn)規(guī)格化數(shù)為（ ）。 A3ED80000H B3FD80000H CBFD80000H DBED80000H 選擇：用8位二進(jìn)制定點(diǎn)小數(shù)表示的-35/64的補(bǔ)碼為（ ）。 A00111010 B10111010 C01000110 D10111001,選擇：浮點(diǎn)加法器中的對階的（ ）。 A、將較小的一個階碼調(diào)整到與較大的一個階碼相同 B、將較大的一個階碼調(diào)整到與較小的一個階碼相同 C、將被加數(shù)的階碼調(diào)整到與加數(shù)的階碼相同 D、將加數(shù)的階碼調(diào)整到與被加數(shù)的階碼相同,填空：16位帶符號二進(jìn)制數(shù)所能表示的定點(diǎn)整數(shù)范圍是（ ）。,IEEE754標(biāo)準(zhǔn)規(guī)定的64位浮點(diǎn)數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（ ）。,（2-2-52）*21024,期中考試答案有誤,3（10分）有兩個浮點(diǎn)數(shù)N1=2j1S1,N2=2j2S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運(yùn)算步驟及結(jié)果。,3（10分）有兩個浮點(diǎn)數(shù)N1=2j1S1,N2=2j2S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運(yùn)算步驟及結(jié)果。 答： （0）0判斷。加數(shù)與被加數(shù)均不為0. （這步?jīng)]寫不扣分） 規(guī)格化： S1沒有規(guī)格化，先把它規(guī)格化，左規(guī)。 S1 = 0.1100110 j1 = 10 （此時10是真值，不是移碼。） S2已經(jīng)規(guī)格化。 對階。 j1=(10)2 j2=(-10)2 S2右移 4位， S2 = 0.0000110 (3) 尾數(shù)運(yùn)算 S=S1+S2 = 0.1100110 + 0.0000110 = 0.1101100 （運(yùn)算時可用兩位符號位，用于判斷是否溢出 00.1100110 + 00.0000110 = 00.1101100， 尾數(shù)無溢出） (4) 規(guī)格化 S已經(jīng)規(guī)格化。 (5) 舍入處理，溢出處理。 無舍入，無溢出。 最后結(jié)果： 階碼 j=(10)2，用4位移碼表示為1010。 尾數(shù) S=0.1101100，用8位原碼（帶1位符號位）表示為01101100.,1 （13分）已知x=0.11011，y= -0.11111，請按下列要求計(jì)算 （1）（5分）用變形補(bǔ)碼計(jì)算x-y，同時指出運(yùn)算結(jié)果是否溢出 解： ， 結(jié)果有正溢出， 評分標(biāo)準(zhǔn)：步驟3分，結(jié)果2分,（2）（8分）用補(bǔ)碼乘法器計(jì)算xy,解：x=0.11011 y= - 0.11111 補(bǔ)碼乘法器 x補(bǔ)=00.11011 y補(bǔ)=1.00001 -x補(bǔ)=11.00101 部分積 乘數(shù) 補(bǔ)充位 說明 00.00000 1.00001 0 初始值，最后一位補(bǔ)0 +-x補(bǔ) 11.00101 11.00101 右移一位 11.10010 11.0000 1 +x補(bǔ) 00.11011 00.01101 右移一位 00.00110 111.000 0 +0并右移一位 00.00011 0111.00 0 +0并右移一位 00.00001 10111.0 0 +0并右移一位 00.00000 110111. 0 +-x補(bǔ) 11.00101 11.00101 11011 故xy補(bǔ)=1.0010111011 xy= - 0.1101000101,2（10分 ）已知， 設(shè)階碼3位，尾數(shù)6位，請按浮點(diǎn)運(yùn)算方法求x+y,解：（1分） （2分） 求階差并對階 EEEE補(bǔ)E補(bǔ)11 01100 10011 111 (-1) 浮11 100, 1.110101(0) （2分）尾數(shù)求和 11. 1 1 0 1 0 1 00. 0 1 0 1 1 0 00. 0 0 1 0 1 1 （1分）規(guī)格化處理 尾數(shù)運(yùn)算結(jié)果的符號位與最高數(shù)值位同值,應(yīng)執(zhí)行左規(guī)處理,結(jié)果為0.1011,階碼為 11 010。 （1分）舍入處理 不需舍入 （1分）判溢出 階碼符號位為00,不溢出, （2分）故得最終結(jié)果為 0.1011002-6,第三章 內(nèi)部存儲器+第9章虛存管理,3.1存儲器概述 3.2SRAM存儲器 存儲器的擴(kuò)展 3.3DRAM存儲器 3.4只讀存儲器和閃存 3.5并行存儲器 3.6Cache存儲器 第9章補(bǔ)充 虛擬存儲器 多級存儲 對比Cache與虛存,第三章例題,選擇：動態(tài)RAM的特點(diǎn)是（ ）。 A 工作中存儲內(nèi)容會發(fā)生變化 B 工作中需動態(tài)改變訪存地址 C 每次讀出后，需重寫一次 D 每隔一段時間，需執(zhí)行一次刷新操作 選擇：存儲單元是指( )。 A.存放一個二進(jìn)制信息位的存儲元 B. 存儲一個機(jī)器字的所有存儲元集合 C. 存放一個字節(jié)的所有存儲元集合 D.存儲二個字節(jié)的所有存儲元集合,選擇：直接映射cache的主要優(yōu)點(diǎn)是實(shí)現(xiàn)簡單。這種方式的主要缺點(diǎn)是（ ）。 A 它比其他cache映射方式價(jià)格更貴 B 如果使用中的2個或多個塊映射到cache同一行，命中率則下降 C 它的存取時間大于其它c(diǎn)ache映射方式 D cache中的塊數(shù)隨著主存容量增大而線性增加,選擇：某單片機(jī)字長32位，其存儲容量為4MB。若按字編址，它的尋址范圍是（ ）。 A 1M B 4MB C 4M D 1MB 選擇：某SRAM芯片，其容量為1M8位，除電源和接地端外，控制端有E和R/W#，該芯片的地址、數(shù)據(jù)管腳引出線數(shù)目是（ ）。 A 20 B 28 C 30 D 32 選擇：雙端口存儲器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫?）。 A 高速芯片 B 新型器件 C 流水技術(shù) D 兩套相互獨(dú)立的讀寫電路,選擇：在多級存儲體系中，主存與CPU速度不匹配的問題是由（）解決的。 A. 主存輔存結(jié)構(gòu) B. 虛擬存儲器 C. 存儲器擴(kuò)展 D. cache主存結(jié)構(gòu),選擇：下列不屬于虛擬存儲器的管理方式的是（ ）。 A頁式 B段式 C段頁式 D鏈?zhǔn)?填空：虛擬存儲器管理技術(shù)分為頁式、（ ）式、（ ）式三種。,填空：一個組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（ ）位，其中主存字塊標(biāo)記應(yīng)為（）位，組地址應(yīng)為（ ）位，Cache地址共（ ）位。,填空：設(shè)有cache的容量為2K字，每個塊為16字；主存的容量是256K字。則該cache可容納（ ）個塊，主存有（）個塊。在直接映象方式下，主存中的第256塊映象到cache中（）塊中。,選擇：設(shè)存儲器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。則順序存儲器的帶寬是（ ），交叉存儲器的帶寬是（ ） A. 32107字/s B. 32107位/s C. 73107位/s D. 73107字節(jié)/s,填空：按照存儲器的存取方式，可以將存儲器分為（ ）、（ ）。 填空：要組成容量為4K*32位的存儲器，需要（ ）片4K*8位的靜態(tài)RAM芯片并聯(lián)，或者需要（ ）片1K*32位的靜態(tài)RAM芯片串聯(lián)。,1（10分）有一主存Cache層次的存儲器，其主存容量1MB，Cache容量64KB，每塊8KB，若采用直接映象方式，求： （1）主存的地址格式？ （2）主存地址為25301H，問它在主存的哪一塊？ 答：（1） 主存/Cache 比為： 1M/64k=16,即需要將主存分成16個區(qū)。 Cache容量/每塊容量= 64k/8k=8（塊） 因此，主存格式如下： | 區(qū)號（4位）|塊號（3位）|塊內(nèi)地址（13位）| (2) 8K=2000H, 25301H = 2000H * 12H+ 1301H 該地址在主存的第12塊（從0開始數(shù)）,3（7分）CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2440次，主存完成存取的次數(shù)為60次，已知cache存取周期為40ns，主存存取周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時間。 解：（3分）cache的命中率： （2分）Cache/主存系統(tǒng)的效率： （2分）平均訪問時間： ns,2（10分）某機(jī)字長32位，存儲器按字節(jié)編址，CPU可提供數(shù)據(jù)總線8條（D7D0），地址總線18條（A17A0），控制線1條（WE#），目前使用的存儲空間為16KB，全部用4K4位的RAM芯片構(gòu)成，要求其地址范圍為08000H 0BFFFH（可有地址重疊區(qū)）。 請回答下列問題： 該CPU可訪問的最大存儲空間是多少？ 目前使用的存儲空間需要多少個上述RAM芯片？ 畫出CPU與RAM芯片之間的連接圖。,第四章 指令系統(tǒng),4.1 指令系統(tǒng)的發(fā)展與性能要求 4.2 指令格式 4.3 操作數(shù)類型 4.4 指令和數(shù)據(jù)的尋址方式 4.5 典型指令（指令類型） RISC,第四章例題,選擇：用于對某個寄存器中操作數(shù)的尋址方式為（ ）。 A 直接 B 間接 C 寄存器直接 D 寄存器間接 選擇：程序控制類的指令功能是（ ）。 A 進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算 B 進(jìn)行主存與CPU之間的數(shù)據(jù)傳送 C 進(jìn)行CPU和I/O設(shè)備之間的數(shù)據(jù)傳送 D 改變程序執(zhí)行的順序,選擇：單地址指令中為了完成兩個數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（ ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式,選擇：寄存器間接尋址方式中的操作數(shù)處在（ ）中。 A. 通用寄存器 B. 主存 C. 數(shù)據(jù)緩沖器 D. 輔助存儲器,2（10分）某機(jī)的指令格式如下所示 X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對尋址。設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進(jìn)制數(shù)），請確定下列指令中的有效地址： 4420H 2244H 1322H 3521H 4420H = 010001 00 00100000B 尋址位為：00，直接尋址。有效地址為20H 2244H = 001000 10 01000100H 尋址位為：10， 用變址寄存器RX2尋址。有效地址為（RX2）+44H=1166H 1322H = 000100 11 00100010H 尋址位為：11， 相對尋址。有效地址為（PC）+22H = 1256H 3521H = 001101 01 00100001H 尋址位為 01， 用變址寄存器RX1尋址。有效地址為 （RX1）+ 21H = 0058H,1（10分）已知某模型機(jī)指令長度為8位，其機(jī)器指令系統(tǒng)如下表所示： 名稱 助記符 功能 指令格式 IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0 加法 ADD Rd, Rs Rd + RsRd 0 0 0 0 Rs1 Rs0 Rd1 Rd0 減法 SUB Rd, Rs Rd - RsRd 0 0 0 1 Rs1 Rs0 Rd1 Rd0 邏輯與 AND Rd, Rs Rd & RsRd 0 0 1 0 Rs1 Rs0 Rd1 Rd0 存數(shù) STA Rd, Rs RdRs 0 0 1 1 Rs1 Rs0 Rd1 Rd0 取數(shù) LDA Rd, Rs RsRd 0 1 0 0 Rs1 Rs0 Rd1 Rd0 條件轉(zhuǎn)移 JC R3 若C1 則R3PC 0 1 0 1 1 1 請寫出下列指令的二進(jìn)制代碼，并說明操作數(shù)的尋址方式 （1）ADD R3，R0 答案：00000011（03H），寄存器尋址 （2）LDA R1，R2 答案：0100 10 01（49H）寄存器尋址，寄存器間接尋址 （3）JC R3 答案：0101 11（5C5F）相對尋址 評分標(biāo)準(zhǔn):每條指令的二進(jìn)制代碼2分，每個尋址方式1分。,第五章 中央處理器,5.1CPU功能和組成 5.2指令周期 *5.3時序產(chǎn)生器 5.4微程序控制器及其設(shè)計(jì) 微指令 *5.5硬布線控制器及其設(shè)計(jì) *5.6傳統(tǒng)CPU 5.7流水CPU 相關(guān),第五章例題,選擇：指令周期是指（ ）。 A CPU從主存取出一條指令的時間 B CPU執(zhí)行一條指令的時間 C CPU從主存取出一條指令加上執(zhí)行一條指令的時間 D 時鐘周期時間 選擇：下列（ ）不屬于CPU的功能 A指令控制 B通道管理 C數(shù)據(jù)加工 D時間控制,選擇：以下敘述中正確描述的句子是：（ ）。 A 同一個CPU周期中，可以并行執(zhí)行的微操作叫相容性微操作 B 同一個CPU周期中，可以并行執(zhí)行的微操作叫相斥性微操作 C 在不同的CPU周期中，可以并行執(zhí)行的微指令叫相斥性微操作 D 同一個CPU周期中，不可以并行執(zhí)行的微操作叫相容性微操作,選擇：微程序控制器中，機(jī)器指令與微指令的關(guān)系是（ ）。 A 每一條機(jī)器指令由一條微指令來執(zhí)行 B 每一條機(jī)器指令由一段用微指令編成的微程序來解釋執(zhí)行 C 一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行 D 一條微指令由若干條機(jī)器指令組成 選擇：某寄存器中的數(shù)值為指令碼，只有CPU中的（ ）才能識別它。 A 指令譯碼器 B 判斷程序 C 微指令 D 時序信號,選擇：運(yùn)算器的核心部件應(yīng)該是（ ） A數(shù)據(jù)緩沖器 B程序計(jì)數(shù)器 C算術(shù)/邏輯運(yùn)算單元 D累加器,選擇：微程序控制器中的微指令（微程序）存儲在（ ）。 A內(nèi)存 B控制存儲器 C 外存 D 通用寄存器,填空：流水CPU中的主要相關(guān)問題分別是：資源相關(guān)、（ ）相關(guān)和（ ）相關(guān)。為此，需要采用相應(yīng)的技術(shù)對策才能保證流水處理的正確性。 填空：CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（ ），指示下一條指令地址的寄存器是（ ），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（ ）和（ ）。,填空：CPU通過（ ）實(shí)現(xiàn)對各種操作信號時間上的控制。,填空：一條微指令可劃分為（ ）字段和（ ）字段。,填空：按照設(shè)計(jì)方法不同，操作控制器可分為時序邏輯型的（ ）和存儲邏輯型的（ ）。,填空：計(jì)算機(jī)由（ ）、（ ）、（ ）輸入輸出設(shè)備五部分組成。,填空：指令周期是指（ ）。,12. 下列指令中存在（ ）類型的數(shù)據(jù)相關(guān)；尋址方式為（ ）。 I1: MUL R4，R5 ；R4R5 R4 I2: ADD R3，R4 ；R3+R4 R3,6，7，8/總線，外設(shè)，IO,6.1 總線的概念和結(jié)構(gòu)形態(tài) 6.2