可編程邏輯器件發(fā)展簡述.ppt

2019/7/9,1,第6章 可編程邏輯器件,本章概要：本章介紹PLA、PAL、GAL、CPLD、EPLD和FPGA等各種類型可編程邏輯器件的電路結構、工作原理和使用方法，并介紹可編程邏輯器件的編程方法。 知識要點： （1）可編程邏輯器件的分類。 （2）可編程邏輯器件的結構及特性。 （3）可編程邏輯器件的編程方法。,2019/7/9,2,6.1 可編程邏輯器件的基本原理,PROM是始于1970年出現第一塊可編程邏輯器件PLD（Programmable Logic Device），隨后可編程邏輯器件又陸續(xù)出現了PLA、PAL、GAL、EPLD及現階段的CPLD和FPGA等。可編程邏輯器件的出現，不僅改變了傳統的數字系統設計方法，而且促進了EDA技術的高速發(fā)展。EDA技術是以計算機為工具，代替人去完成數字系統設計中各種復雜的邏輯綜合、布局布線和設計仿真等工作。設計者只需用硬件描述語言完成對系統功能的描述，就可以由計算機軟件自行完成處理，得到設計結果。利用EDA工具進行設計，可以極大地提高設計的效率。,2019/7/9,3,6.1.1 可編程邏輯器件的分類,可編程邏輯器件的密度分類,2019/7/9,4,1 按集成密度分類 可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。 LDPLD 通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD如ROM、PLA、PAL和GAL等。 HDPLD包括可擦除可編程邏輯器件EPLD（Erasable Programmable Logic Device）、復雜可編程邏輯器件CPLD（Complex PLD）和FPGA三種，其集成密度大于700門/片。如Altera公司的EPM9560，其密度為12000門/片，Lattice公司的pLSI/ispLSI3320為14000門/片等。目前集成度最高的HDPLD可達25萬門/片以上。,2019/7/9,5,2. 按編程方式分類 可編程邏輯器件的編程方式分為兩類：一次性編程OTP（One Time Programmable）器件和可多次編程MTP（Many Time Programmable）器件。 OTP器件是屬于一次性使用的器件，只允許用戶對器件編程一次，編程后不能修改，其優(yōu)點是可靠性與集成度高，抗干擾性強。 MTP器件是屬于可多次重復使用的器件，允許用戶對其進行多次編程、修改或設計，特別適合于系統樣機的研制和初級設計者的使用。,2019/7/9,6,根據各種可編程元件的結構及編程方式，可編程邏輯器件通常又可以分為四類： 采用一次性編程的熔絲（Fuse）或反熔絲（Antifuse）元件的可編程器件，如PROM、PAL和EPLD等。 采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS工藝結構的可多次編程器件。 采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃存儲器單元（Flash Memory）結構的可多次編程器件。 基于靜態(tài)存儲器SRAM結構的可多次編程器件。目前多數FPGA是基于SRAM結構的可編程器件。,2019/7/9,7,3. 按結構特點分類 PLD按結構特點分為陣列型PLD和現場可編程門陣列型FPGA兩大類。 陣列型PLD的基本結構由與陣列和或陣列組成。簡單PLD（如PROM、PLA、PAL和GAL等）、EPLD和CPLD都屬于陣列型PLD。 現場可編程門陣列型FPGA具有門陣列的結構形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成，稱為單元型PLD。,2019/7/9,8,6.2 可編程邏輯器件的設計技術,6.2.1 概 述,在PLD沒有出現之前，數字系統的傳統設計往往采用“積木” 式的方法進行，實質上是對電路板進行設計，通過標準集成電路器件搭建成電路板來實現系統功能，即先由器件搭成電路板，再由電路板搭成系統。數字系統的“積木塊”就是具有固定功能的標準集成電路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定功能的大規(guī)模集成電路等，用戶只能根據需要選擇合適的集成電路器件，并按照此種器件推薦的電路搭成系統并調試成功。設計中，設計者沒有靈活性可言，搭成的系統需要的芯片種類多且數目大。,2019/7/9,9,PLD的出現，給數字系統的傳統設計法帶來新的變革。采用PLD進行的數字系統設計，是基于芯片的設計或稱之為“自底向上”（Bottom-Up）的設計，它跟傳統的積木式設計有本質的不同。它可以直接通過設計PLD芯片來實現數字系統功能，將原來由電路板設計完成的大部分工作放在PLD芯片的設計中進行。這種新的設計方法能夠由設計者根據實際情況和要求定義器件的內部邏輯關系和管腳，這樣可通過芯片設計實現多種數字系統功能，同時由于管腳定義的靈活性，不但大大減輕了系統設計的工作量和難度，提高了工作效率，而且還可以減少芯片數量，縮小系統體積，降低能源消耗，提高系統的穩(wěn)定性和可靠性。,2019/7/9,10,IEEE標準的HDL（如VHDL 和Verilog HDL）給PLD和數字系統的設計帶來了更新的設計方法和理念，產生了目前最常用的并稱之為“自頂向下”（Top-Down）的設計法。自頂向下的設計采用功能分割的方法從頂向下逐次將設計內容進行分塊和細化。在設計過程中采用層次化和模塊化將使系統設計變得簡潔和方便，其基本設計思想如圖7.15所示。層次化設計是分層次、分模塊地進行設計描述。描述器件總功能的模塊放在最上層，稱為頂層設計；描述器件某一部分功能的模塊放在下層，稱為底層設計；底層模塊還可以再向下分層，直至最后完成硬件電子系統電路的整體設計。,2019/7/9,11,2019/7/9,12,6.2.2 可編程邏輯器件的設計流程,可編程邏輯器件的設計流程包括設計準備、設計輸入、設計處理和器件編程四個步驟以及相應的功能仿真、時序仿真和器件測試三個設計驗證過程。這個設計流程與第1章1.2節(jié)中敘述的EDA設計流程基本相同，這里不再重復。,2019/7/9,13,6.2.3 在系統可編程技術 在系統可編程（In-System Programmable，簡稱ISP）技術是20世紀80年代末Lattice公司首先提出的一種先進的編程技術。在系統可編程是指對器件、電路板或整個電子系統的邏輯功能可隨時進行修改或重構的能力。支持ISP技術的可編程邏輯器件稱為在系統可編程器件（ISP-PLD），例如Lattice公司生產的ispLSI1000 ispLSI8000系列器件屬于ISP-PLD。,2019/7/9,14,6.2.4 邊界掃描技術 邊界掃描測試BST（Boundary-Scan Testing）是針對器件密度及I/O口數增加，信號注入和測取難度越來越大而提出的一種新的測試技術。它是由聯合測試活動組織JTAG提出來的，而后IEEE對此制定了測試標準，稱為IEEE 1149.1 標準。邊界掃描測試技術主要解決芯片的測試問題。,2019/7/9,15,6.3 可編程邏輯器件的編程與配置,由于可編程邏輯器件具有在系統下載或重新配置功能，因此在電路設計之前就可以把其焊接在印刷電路板上，并通過電纜與計算機連接。在設計過程中，以下載編程或配置方式來改變可編程邏輯器件的內部邏輯關系，達到設計邏輯電路目的。 目前常見的可編程邏輯器件的編程和配置工藝包括基于電可擦存儲單元的E2PROM或Flash技術的編程工藝、基于SRAM查找表的編程單元的編程工藝和基于反熔絲編程單元的編程工藝三種。,2019/7/9,16,6.3.1 CPLD的ISP方式編程 ISP方式是當系統上電并正常工作時，計算機就可以通過CPLD器件擁有的ISP接口直接對其進行編程，器件被編程后立即進入正常工作狀態(tài)。 CPLD的編程和FPGA的配置可以使用專用的編程設備，也可以使用下載電纜。例如用Altera公司的ByteBlaster（MV）并行下載電纜，將PC機的并行打印口與需要編程或配置的器件連接起來，在MAX+plusII工具軟件的控制下，就可以對Altera公司的多種CPLD和FPGA進行編程或配置。,2019/7/9,17,JTAG接口本來是用作邊界掃描測試（BST）的，把它用作編程接口則可以省去專用的編程接口，減少系統的引出線。 采用JATG模式對CPLD編程下載的連線如圖7.22所示。這種連線方式既可以對CPLD進行測試，也可以進行編程下載。,2019/7/9,18,2019/7/9,19,由于ISP器件具有串行編程方式，即菊花鏈結構，其特點是各片共用一套ISP編程接口，每片的SDI輸入端與前一片的SDO輸出端相連，最前面一片的SDI端和最后一片的SDO端與ISP編程口相連，構成一個類似移位寄存器的鏈形結構。因此采用JTAG模式可以對多個CPLD器件進行ISP在系統編程，多CPLD芯片ISP編程下載的連線如圖7.23所示。,2019/7/9,20,GND,2019/7/9,21,6.3.2 使用PC機的并口配置FPGA 基于SRAM LUT結構的FPGA不屬于ISP器件，它是以在線可重配置方式ICR（In Circuit Reconfigurability）改變芯片內部的結構來進行硬件驗證。利用FPGA進行電路設計時，可以通過下載電纜與PC機的并口連接，將設計文件編程下載到FPGA中。 使用PC機的并口通過ByteBlaster下載電纜對多個FPGA器件進行配置的電路連接如圖7.24所示。,2019/7/9,22,1.2 Cyclone 器 件,1. 新型可編程架構 Cyclone系列器件基于一種全新的低成本架構，從設計之初就充分考慮了成本的節(jié)省，因此可以為價格敏感的應用提供全新的可編程的解決方案。 低成本FPGA的設計過程要面臨許多的挑戰(zhàn)，其中最具挑戰(zhàn)性的就是如何在性能、特性以及價格中間找到一個合適的定位。FPGA設計師必須找到一個平衡點(如圖1.17所示),以確保在可編程片上系統(SOPC)方案中既可以提供充足的邏輯單元和存儲器容量，又不會使價格過高。,圖1.17 器件性能、特性和成本之間的平衡關系,Cyclone器件設計時選擇了較小的封裝形式，以提供給用戶足夠的I/O管腳和良好的功耗特性。在此基礎上，根據封裝的物理尺寸定義裸片連接點的最大尺寸，裝入盡可能多的邏輯結構和存儲器塊，從而保證每種封裝都裝入最多的邏輯資源。 1) Cyclone架構 Cyclone架構參考圖1.18所示，垂直結構的邏輯單元(LE)、嵌入式存儲塊和鎖相環(huán)(PLL)周圍環(huán)繞著I/O單元(IOE)(圖1.18)，高效的內部連線和低延時的時鐘網絡保證了每個結構單元之間時鐘和數據信號的連通性。,圖1.18 EP1C20 器件平面圖,器件周圍分區(qū)工作的I/O單元被劃分為不同的I/O塊。這些I/O塊支持一系列單端和差分I/O電平標準，包括SSTL-2、SSTL-3以及最高311 Mbps的LVDS 接口標準。每個I/O單元包含有3個寄存器以實現雙倍數據速率(DDR)的應用，另外還包含其他的I/O特性相關電路，如總線驅動能力可編程、總線保持以及電平擺率可編程等。 I/O 塊配備了專門的外部存儲器接口電路。該接口電路大大簡化了與外部存儲器(包括DDR SDRAM和FCRAM器件)的數據交換過程，可以達到266 Mbps(133 MHz時鐘頻率)的最大數據交換速率。,Cyclone器件支持32比特/66 MHz PCI接口。每個I/O單元提供從管腳到FPGA內核的多條路徑，以便器件滿足相關的建立和保持時間。 Cyclone器件的容量最小為2910個邏輯單元及59 904比特存儲器，最大為20 060個邏輯單元和294 912比特存儲器。 2) 時鐘分配 所有Cyclone器件由最多8根全局時鐘線組成的全局時鐘網絡驅動，從器件的任何位置都可以訪問這些時鐘線，它們的驅動源可以是輸入引腳、鎖相環(huán)的輸出時鐘、DDR/PCI接口的輸入信號以及內部邏輯生成的輸出信號(如圖1.19所示)。,圖1.19 Cyclone器件時鐘網絡,2. 嵌入式存儲資源 Cyclone器件為在FPGA上實現低成本的數字信號處理(DSP)系統提供了一個理想的平臺。它為設計工程師提供了靈活的硬件解決方案，能夠實現設計中所需的多個乘法器。 Cyclone器件中的M4K塊可用來實現軟乘法器，以滿足圖像處理、音頻處理和消費類電子系統的需要。軟乘法器可以根據所需數據位寬、系數位寬來定制，并且根據需要選擇精度。 利用M4K塊，可采用并行乘法方式或分布式運算方式來實現不同數據寬度的軟乘法器。這兩種不同的實現方法提供了等待時間、存儲器利用率和乘法器尺寸上的靈活性。圖1.20顯示了使用Cyclone FPGA的M4K塊并采用分布式運算方式實現的有限脈沖響應(FIR)濾波器。表1.7匯總了在Cyclone器件的M4K塊中可以實現的乘法器的數量。,圖1.20 用M4K塊采用分布式運算方式實現的FIR濾波器,表1.7 在M4K塊中實現1818位乘法器,3. 專用外部存儲接口電路 DDR SDRAM擁有與SDR相同的結構，但是在時鐘的上下沿都傳輸數據，從而使數據交換的帶寬加倍。FCRAM則是一種延遲時間較低、基于SRAM功能架構的存儲器件。在大容量、低功耗的應用環(huán)境下，FCRAM提供了更好的性能。和SDRAM類似，FCRAM支持在時鐘的上下兩個沿進行數據交換，適用于流水線存儲和預置數據操作，與SDRAM架構的存儲器相比，所需的訪問時鐘周期大大減少。,Cyclone 器件通過片內內嵌的專用接口電路實現與雙數據速率(DDR)SDRAM和FCRAM以及單數據速率(SDR)SDRAM器件進行快速可靠的數據交換，最高速率可達到266 Mbps。如果再結合針對Cyclone器件優(yōu)化的即取即用的IP(Intellectual Property)控制器核，工程師可以在幾分鐘之內將一個SDRAM和FCRAM的功能合并到一個系統之中。 如圖1.21所示，所有Cyclone器件使用優(yōu)化的I/O引腳實現和DDR SDRAM、FCRAM器件的接口連接。每一個I/O區(qū)包含兩套接口信號引腳，每套引腳含1個數據采樣信號(DQS)引腳和8個關聯數據(DQ)引腳。這些引腳采用SSTL-2 Class 電平標準來實現和外部存儲器件的高速數據傳輸。每個器件最多可支持48個DQ引腳和對應8個DQS引腳，支持一個32位寬的具有糾錯能力的雙列存儲器模塊(DIMM)。,圖1.21 DQS和DQ信號引腳,圖1.22顯示了從存儲器件讀取一個單一比特數據的讀操作。DQS信號位于輸入的DQ信號的中央，用來驅動器件內的全局時鐘網絡。DQ信號在時鐘的上下沿被FPGA的寄存器采樣，并使用第二組上升沿采樣的內部寄存器使之與系統時鐘同步。,圖1.22 外部存儲器讀操作,圖1.23顯示了往外部存儲器件寫入一個比特數據的寫操作。輸出給外部存儲器件的DQS信號與輸出的數據信號有90的相移，輸出使能邏輯用來滿足前后緩沖的時序要求。 通過一套寄存器和輸出多路復用器，數據A和數據B在時鐘的上、下兩個沿合成DQ信號，輸出給外部存儲器件，該時鐘和內部系統時鐘同步。,圖1.23 外部存儲器件寫操作,4. 支持的接口及協議 1) PCI PCI 是一個標準的總線型接口，通常用于集成組件、外設插板，還用于處理器和存儲系統之間的內部連接。Cyclone器件兼容3.3 V PCI局部總線規(guī)范2.2版本，支持高達66 MHz的32位PCI總線。Cyclone器件中的I/O單元經過專門設計，可以匹配嚴格的PCI標準所要求的建立和保持時間。為了提供最大的靈活性，每個輸入信號都可以通過兩個獨立的延時路徑輸入到不同的芯片區(qū)域(如圖1.24所示)。,圖1.24 Cyclone器件的I/O單元,2) SDRAM及FCRAM接口 Cyclone器件可以通過內建的專用接口與單數據速率和雙數據速率SDRAM連接。 3) 10/100及千兆以太網 以太網是局域網(LAN)中使用最廣泛的訪問方式，其定義的標準是IEEE 802.3標準。用Cyclone器件實現的以太網媒體存取控制器與物理層器件的接口速率可以達到10 Mbps、100 Mbps或1 Gbps的最大帶寬。如果結合針對Cycloen器件優(yōu)化的IP核，用戶可以很容易地在Cyclone芯片中實現以太網的MAC功能。 4) 串行總線接口 Cyclone器件支持一系列的串行總線接口，如串行外設接口(SPI)、I2C、IEEE 1394 標準和通用串行總線(USB)，如表1.8所示。,表1.8 Cyclone器件支持的串行總線接口,表1.8中的最大帶寬大于等于數據速率。 通過在Cyclone器件中實現SPI和I2C標準，可以在集成電路、處理器和外設之間提供一個低速的通信鏈路。IEEE 1394和USB 也可以在處理器、計算機和其他器件之間建立一條鏈接。Cyclone器件可以用來實現與PHY器件的總線控制和接口功能。 5) 通信協議 Cyclone器件支持一系列的通信協議，包括E1、E3、T1、T3和SONET/SDH(見表1.9)等。,表1.9 Cyclone器件支持的通信協議,E1和E3是歐洲數字傳輸標準；T1和T3是相應的北美數字傳輸標準；SONET/SDH是光纖上的數字傳輸標準。 Cyclone器件還可以實現POS-PHY和UTOPIA通信接口協議，如表1.10所示。,表1.10 Cyclone器件支持的通信接口協議,POS-PHY和UTOPIA協議分別為SONET/SDH和異步傳輸模式(ATM)提供物理層和鏈路層的接口，可以在Cyclone 器件中實現。 這些通信接口協議一般用于中低端通信設備中，Cyclone器件可以滿足這些應用在性能上、邏輯密度上和系統特性上的需求。 5. 鎖相環(huán)的實現 Cyclone器件內置最多2個增強型鎖相環(huán)，可給用戶提供高性能的時鐘管理能力，如頻率合成、可編程移相、片外時鐘輸出、可編程占空比、失鎖檢測以及高速差分時鐘信號的輸入和輸出等。圖1.25所示為Cyclone器件內鎖相環(huán)的原理框圖。,圖1.25 Cyclone器件鎖相環(huán)原理框圖,Cyclone的鎖相環(huán)電路具有時鐘合成功能，內部實際運行的時鐘可以不同于輸入的時鐘頻率。每個鎖相環(huán)可以提供3個不同頻率的輸出。鎖相環(huán)提供兩個比例因子分別為m和n的除法計數器，其中的m、n和后比例計數器(g0、g1和e)可以設置成從1到32之間的任意整數。 Cyclone的鎖相環(huán)還可以實現對一個應用進行時分復用的功能，這樣對于某些特定的電路就可以在一個時鐘周期內運行多次。通過時分復用，可以用較少的邏輯資源來實現所需要的功能，因此可以利用這種共享資源的方法來增加芯片內的可用資源。,Cyclone中的每個鎖相環(huán)還可以有一個差分的或單端的片外時鐘輸出。每個鎖相環(huán)有一對片外時鐘輸出管腳，該輸出管腳可以支持表1.11所示的多種I/O標準。外部時鐘輸出可以用作系統時鐘或用來同步整個板上的不同器件，其時鐘反饋特性可以用來補償內部的延時或使輸出的時鐘與輸入時鐘相位對齊。,表1.11 Cyclone鎖相環(huán)特性,表中m、n除法計數器和后比例計數器的范圍從1到32；最小的項移為VCO周期除以8。如果以度為單位增加，Cyclone器件的輸出至少可以以45遞增，更小的增加度數有可能受到頻率和分頻系數的限制。 Cyclone的鎖相環(huán)具有可編程移相的能力。用戶可以在一個時間單元內對時鐘進行移相，最高分辨率達到150 ps(皮秒)?？删幊桃葡嗵匦砸话阌糜谄ヅ淠切╆P鍵時序路徑上時鐘沿的約束，如建立時間和保持時間的約束。,Cyclon PLL的相位鎖定信號用來指示輸出時鐘相對于參考時鐘相位已經完全穩(wěn)定地鎖定。它一般用于系統控制和同步整個板子上的其他不同器件。 Cyclone的鎖相環(huán)具有可編程占空比的能力?？删幊陶伎毡仁沟面i相環(huán)可以產生不同占空比的輸出時鐘。,6. I/O特性 Cyclone器件可以支持差分的I/O標準，如LVDS和去抖動差分信號(RSDS)，當然也支持單端的I/O標準，如LVTTL、LVCMOS、SSTL和PCI。 Cyclone器件可以支持最多129個通道的LVDS和RSDS。Cyclone器件內的LVDS緩沖器可以支持最高達640 Mbps的數據傳輸速度。與單端的I/O標準相比，這些內置于Cyclone器件內部的LVDS緩沖器保持了信號的完整性，并具有更低的電磁干擾(EMI)和更低的電源功耗。圖1.26所示為Cyclone器件內部的LVDS接口。表1.12列出了Cyclone器件內部LVDS和RSDS數據通道的數目及數據傳輸速度。,圖1.26 Cyclone器件內部的LVDS接口,表1.12 每個Cyclone器件內部LVDS通道和 RSDS通道的數目及其性能,表1.12中的TQFP 表示薄型方塊扁平封裝；PQFP 表示塑料方塊平面封裝。 Cyclone器件提供常用的單端I