VoIP 網(wǎng)關(guān)低層 E1 與 USB 單片機(jī)之間的 FPGA 實(shí)現(xiàn).doc

精品論文推薦voip 網(wǎng)關(guān)低層 e1 與 usb 單片機(jī)之間的 fpga 實(shí)現(xiàn)吳相林 北京郵電大學(xué)信息與通信工程學(xué)院，北京（100876） e-mail: 摘要：本文首先分析了 voip 電話系統(tǒng)的優(yōu)點(diǎn)。并且由于在當(dāng)前相當(dāng)長的一段時(shí)間之內(nèi)它是不可能完全取代 pstn 網(wǎng)絡(luò)，因此和 pstn 網(wǎng)絡(luò)的融合成為一種發(fā)展趨勢(shì)。結(jié)合這些特點(diǎn)， 本文給出了一種將 pstn 網(wǎng)絡(luò)與 ip 網(wǎng)絡(luò)互聯(lián)的 voip 網(wǎng)關(guān)的實(shí)現(xiàn)方案。這種方案的特點(diǎn)是能夠支持更大容量的語音話路數(shù)據(jù)。本文分析了 voip 網(wǎng)絡(luò)低層的具體實(shí)現(xiàn)，并詳細(xì)介紹了數(shù)字通信接口(e1)與 usb 單片機(jī)之間的 fpga 實(shí)現(xiàn)。其中對(duì)設(shè)計(jì)過程中遇到的難點(diǎn)以及如何 解決的辦法做了詳細(xì)的說明。最后在 quartus ii 下仿真驗(yàn)證了該 fpga 邏輯設(shè)計(jì)的正確性。關(guān)鍵詞：數(shù)字通信接口(e1)；fpga；usb 單片機(jī)；voip 網(wǎng)關(guān)1.引言ip（internet protocol）電話是一種數(shù)字電話，是技術(shù)創(chuàng)新的一種通信服務(wù)業(yè)務(wù)。它把語 音、壓縮編碼、打包分組、分配路由、存儲(chǔ)交換、解包解壓等交換處理在 ip 網(wǎng)或互聯(lián)網(wǎng)上 實(shí)現(xiàn)語音通信。它促進(jìn)了網(wǎng)絡(luò)資源利用，降低語音業(yè)務(wù)成本。因此在全球范圍內(nèi)得到了迅速 的發(fā)展，可以說是當(dāng)今世界上發(fā)展最快、普及最快的一門應(yīng)用服務(wù)技術(shù)之一，也是計(jì)算機(jī)網(wǎng) 絡(luò)界關(guān)注的熱點(diǎn)之一1。電信公司開始認(rèn)識(shí)到利用 internet 實(shí)現(xiàn)語音業(yè)務(wù)的巨大潛在市場(chǎng)， 他們開始考慮如何將 internet 和已有的 pstn 結(jié)合起來，從而更加廣泛的普通電話用戶提供 業(yè)務(wù)。利用 internet 代替?zhèn)鹘y(tǒng)的長途電話線路可以大大降低成本。雖然 voip 擁有許多優(yōu)點(diǎn)， 但絕不可能在短期內(nèi)完全取代已有悠久歷史并發(fā)展成熟的 pstn 電路交換網(wǎng)，所以現(xiàn)階段兩 者勢(shì)必會(huì)共存一段時(shí)間。為了要讓兩者間能相互溝通，勢(shì)必要建立一個(gè)互通的接口及管道。 本文介紹了實(shí)現(xiàn)大容量處理 pstn 網(wǎng)絡(luò)到 ip 網(wǎng)絡(luò)的網(wǎng)關(guān)一種解決方案。2.pstn 網(wǎng)絡(luò)與 ip 網(wǎng)絡(luò)互聯(lián)方案原理在本設(shè)計(jì)中，pstn 網(wǎng)絡(luò)與 ip 網(wǎng)絡(luò)互聯(lián)的原理是這樣的：通過數(shù)字通信接口連接到 pstn 網(wǎng)絡(luò)，將多路 pcm 數(shù)據(jù)經(jīng)過 fpga 對(duì)數(shù)據(jù)做進(jìn)一步的處理，然后將數(shù)據(jù)送到 usb 單片機(jī)， 最后通過 usb 接口連接到主機(jī)，從而實(shí)現(xiàn)了 pstn 網(wǎng)絡(luò)數(shù)據(jù)到主機(jī)的數(shù)據(jù)接入，然后再通 過連接到主機(jī)的網(wǎng)線與 ip 網(wǎng)絡(luò)互聯(lián)。ip 網(wǎng)絡(luò)與 pstn 網(wǎng)絡(luò)的互聯(lián)可以參看圖 12。圖 1 ip 網(wǎng)絡(luò)與 pstn 網(wǎng)絡(luò)互聯(lián)2.1 e1 系統(tǒng)簡(jiǎn)介pdh（plesiochronous digital hierarchy，準(zhǔn)同步數(shù)字體系）體系中包含兩種主要的通信-5-系統(tǒng)：e1 系統(tǒng)和 t1 系統(tǒng)。itu-t 建議的 e1 系統(tǒng)主要應(yīng)用于歐洲；ansi 建議的 t1 系統(tǒng)主要應(yīng)用在美國、加拿大和日本等地。e1 和 t1 具有相同的采樣頻率（8khz）、pcm 幀長度（125s）、每編碼字位數(shù)（8bit）、 時(shí)隙位速率（64kbit/s）。e1 和 t1 也存在一些不同的特性，如：e1 采用 13 折線的 a 律編 解碼，t1 采用 15 折線 律編解碼3；e1 每個(gè) pcm 基群幀包含 32 個(gè)時(shí)隙，t1 為 24 個(gè)時(shí) 隙；e1 每個(gè) pcm 基群幀包含 256 比特，t1 每個(gè)基群幀為 193 比特。因此，e1 提供2.048mbit/s 的速率帶寬，而 t1 提供速率帶寬為 1.544mbit/s。e1 有成幀、成復(fù)幀與不成幀三種方式，本設(shè)計(jì) e1 配置為成幀方式。在成幀的 e1 中第0 時(shí)隙用于傳輸幀同步數(shù)據(jù)，其余 31 個(gè)時(shí)隙可以用于傳輸有效數(shù)據(jù)，在成幀的 e1 中第 0 時(shí) 隙用于傳輸幀同步數(shù)據(jù)，其余 31 個(gè)時(shí)隙可以用于傳輸有效數(shù)據(jù)；在成復(fù)幀的 e1 中，除了 第 0 時(shí)隙外，第 16 時(shí)隙是用于傳輸信令的，只有第 1 到 15，第 17 到第 31 共 30 個(gè)時(shí)隙可 用于傳輸有效數(shù)據(jù)；而在不成幀的 e1 中，所有 32 個(gè)時(shí)隙都可用于傳輸有效數(shù)據(jù)。2.2 e1 芯片 ds21q50 簡(jiǎn)介每個(gè) ds21q50 芯片集成了四個(gè) e1，單個(gè) ds21q50 芯片可以配置成 ibo（interleave bus operation）模式，它允許將多個(gè) e1 數(shù)據(jù)流（本設(shè)計(jì)是四個(gè) e1 數(shù)據(jù)流）復(fù)用到一條高速 pcm 線路上去。同時(shí)使用了系統(tǒng)時(shí)鐘合成器，它可以從任何一個(gè) e1 線路恢復(fù)得到時(shí)鐘（或外部 時(shí)鐘）生成更高頻率的時(shí)鐘。在配置成 ibo 模式后，芯片輸出的同步時(shí)鐘同時(shí)也變成了2.048mhz*n(n 的值可以取 1、2、4、8)。配置成 ibo 模式后 ds21q50 芯片的外部連接圖 如圖 24所示。2.3 設(shè)計(jì)實(shí)現(xiàn)原理圖 2 四端口 e1 收發(fā)器 ds21q50本設(shè)計(jì)實(shí)現(xiàn) e1(數(shù)字通信接口)與 usb 單片機(jī)之間的數(shù)據(jù)通路用 fpga 編程實(shí)現(xiàn)，e1 使 用的是 ds21q50 芯片，并將其配置成 ibo 模式。為保證靈活性，本設(shè)計(jì)是將 4 路 e1 數(shù)據(jù) 配置到一條 pcm 數(shù)據(jù)鏈路上去，因此生成的同步時(shí)鐘是 2.048mhz*4。為實(shí)現(xiàn)大容量數(shù)據(jù) 通信，使用了四片 ds21q50 芯片，也就是實(shí)現(xiàn)了總計(jì) 16 個(gè) e1 到 usb 單片機(jī)的數(shù)據(jù)通路實(shí) 現(xiàn)。fpga 使用 verilog hdl 編程實(shí)現(xiàn)，在 usb 單片機(jī)一側(cè)由 gpif 接口與單片機(jī)連接。fpga 部分分成幾個(gè)模塊完成，分為接收和發(fā)送兩部分，整個(gè)設(shè)計(jì)的流程圖如圖 4 所示。接收部分包括三個(gè)模塊：串并變換模塊、復(fù)用模塊、數(shù)據(jù)緩存模塊。發(fā)送部分包括四個(gè)模塊： 自下而上分別是：數(shù)據(jù)緩存模塊，分發(fā)數(shù)據(jù)模塊，小的數(shù)據(jù)緩存模塊和并串轉(zhuǎn)換模塊。（注： 接收和發(fā)送都是相對(duì)于 fpga 設(shè)計(jì)一側(cè)，即接收到 e1 數(shù)據(jù)和發(fā)送給 e1 數(shù)據(jù)）本設(shè)計(jì)的難點(diǎn)部分在于如何處理好同步問題、利用 ip core 產(chǎn)生的 fifo 造成的讀寫延遲問題、時(shí)鐘沿的選擇、以及如何保證在發(fā)送端將數(shù)據(jù)分發(fā)到正確的通道。 數(shù)據(jù)處理過程，在接收方，我們自己利用 e1 產(chǎn)生的時(shí)鐘生成幀同步信號(hào)，送入每個(gè)ds21q50 芯片，這樣就保證了各個(gè)芯片數(shù)據(jù)的同步接收問題。并利用 ds21q50 芯片恢復(fù)得來的 8.192mhz 時(shí)鐘進(jìn)行四分頻和八分頻。在 8.192mhz 時(shí)鐘下對(duì)每個(gè)芯片產(chǎn)生的數(shù)據(jù)進(jìn)行 串并變換，輸出 8 位寬的并行數(shù)據(jù)。由于輸出的數(shù)據(jù)是在時(shí)鐘的上升沿開始輸出數(shù)據(jù)，所以 我們選擇在時(shí)鐘的下降沿采樣數(shù)據(jù)以保證采樣數(shù)據(jù)的正確性。同理在發(fā)送方我們需要等待接 收同步信號(hào)的到來，并使用計(jì)數(shù)的方法在下一個(gè)同步信號(hào)到來時(shí)輸出數(shù)據(jù)。當(dāng)然這主要是因 為發(fā)送的前一級(jí)是由 fifo 實(shí)現(xiàn)。倘若由 ram 實(shí)現(xiàn)的話，可以不等到下一個(gè)幀同步信號(hào)到 來時(shí)就輸出相應(yīng)的數(shù)據(jù)。這也可以造成更小的信道延遲。并且在發(fā)送方我們需要在時(shí)鐘的上 升沿輸出數(shù)據(jù)。在 8.192mhz 時(shí)鐘下 pcm 總線時(shí)序圖參看圖 34。圖 3 8.192mhz 時(shí)鐘下 pcm 總線時(shí)序圖由于利用 ip core 產(chǎn)生的 fifo 造成的讀寫延遲問題，我們需要在每級(jí) fifo 至少寫入八 個(gè)數(shù)據(jù)時(shí)，這時(shí)候再開始讀數(shù)據(jù)才是安全的。否則讀出的數(shù)據(jù)是零或以前的數(shù)據(jù)，將造成數(shù) 據(jù)時(shí)隙之間的混亂。對(duì)于如何在發(fā)送端如何保證數(shù)據(jù)能正確的分發(fā)到正確的通道，我們根據(jù)每次從單片機(jī)接 收到的數(shù)據(jù)特點(diǎn)。由于單片機(jī) usb 接口設(shè)置成批處理模式，每次傳輸 512bit 數(shù)據(jù)。因此我 們充分利用這個(gè)特點(diǎn)，在 usb 驅(qū)動(dòng)程序時(shí)及早做出這種預(yù)處理，保證每次發(fā)送的 512bit 數(shù) 據(jù)都是 16 個(gè) e1 的數(shù)據(jù)的一個(gè)固定順序。比如每次都是從左到右這 16 個(gè) e1 單個(gè)時(shí)隙數(shù)據(jù) 的組合。這樣可以簡(jiǎn)化了我們 fpga 做處理的復(fù)雜度。對(duì)每個(gè) 512bit 數(shù)據(jù)，當(dāng)檢測(cè)到有數(shù) 據(jù)時(shí)，由于單片機(jī)一側(cè)的時(shí)鐘頻率遠(yuǎn)遠(yuǎn)高于 ds21q50 的速率，所以每次只要檢測(cè)到 fifo 不空，就可以保證能夠讀到 512bit 數(shù)據(jù)。當(dāng)空時(shí)我們可以停止讀數(shù)據(jù)，并向下一級(jí)寫入 512 個(gè)全零數(shù)據(jù)，這樣就能始終保證數(shù)據(jù)不發(fā)生串?dāng)_。串并 轉(zhuǎn)換八位寬ds21q50ds21q50ds21q50ds21q50串并 轉(zhuǎn)換八位寬并串并串 轉(zhuǎn)換轉(zhuǎn)換并串并串 轉(zhuǎn)換轉(zhuǎn)換八位寬串并 轉(zhuǎn)換八位寬fifofifofifofifo八位寬串并 轉(zhuǎn)換八位寬將四路數(shù)據(jù)送入fifo將fifo數(shù)據(jù)分發(fā)到四個(gè)fifo16位寬16位寬fifofifofpga 實(shí)現(xiàn)16位寬gpif接口16位寬gpif接口usb接口usb接口控制芯片cy7c680133.測(cè)試驗(yàn)證圖 4 設(shè)計(jì)流程圖通過制造環(huán)路數(shù)據(jù)通信，我們將接收幀同步信號(hào)作為發(fā)送幀同步信號(hào)的輸入，將發(fā)送串 行數(shù)據(jù)作為接收串行數(shù)據(jù)的輸入。通過這種方式來驗(yàn)證整個(gè)系統(tǒng)邏輯的正確性。當(dāng)從 usb 單片機(jī)側(cè)也就是 gpif 接口輸入有規(guī)律的自然數(shù)序列時(shí)，此時(shí)寫信號(hào)電平為低，讀信號(hào)為高 電平即我們只寫入數(shù)據(jù)而不讀。并且由于我們的 gpif 接口與單片機(jī)一側(cè)是實(shí)現(xiàn)分時(shí)復(fù)用， 因此讀和寫不能同時(shí)進(jìn)行。我們的輸入數(shù)據(jù)如圖 5 所示：圖 5 寫入數(shù)據(jù)波形經(jīng)過一定的寫入數(shù)據(jù)后，我們可以讀到完整的寫入數(shù)據(jù)。我們令讀信號(hào)電平為低，寫信 號(hào)電平為高。讀到的數(shù)據(jù)如圖 6 所示：圖 6 讀出數(shù)據(jù)波形從圖 6 可以看出讀出的數(shù)據(jù)正好是我們寫入的數(shù)據(jù)序列，從而可以驗(yàn)證了我們?cè)O(shè)計(jì)邏輯 的正確性。4.結(jié)論當(dāng)前，電信運(yùn)營方式正面臨著巨大的變革，傳統(tǒng)的電信業(yè)務(wù)在概念、技術(shù)、業(yè)務(wù)、投資、 管理和服務(wù)等方面正在發(fā)生深刻變革。volp 業(yè)務(wù)的產(chǎn)生和使用打破了傳統(tǒng)電信網(wǎng)絡(luò)必須以 tdm 方式傳送語音信號(hào)的舊框架，體現(xiàn)了電路交換網(wǎng)和分組交換網(wǎng)融合的趨勢(shì)，成為網(wǎng)絡(luò) 統(tǒng)一的先驅(qū)技術(shù)和業(yè)務(wù)支撐點(diǎn)。在本設(shè)計(jì)中，voip 網(wǎng)關(guān)低層數(shù)據(jù)通路實(shí)現(xiàn)方案解決了 pstn 網(wǎng)絡(luò)與 ip 網(wǎng)絡(luò)之間的數(shù)據(jù) 通路連通問題。提供了一種支持大容量話路語音數(shù)據(jù)的解決方案。本文簡(jiǎn)述了從 e1 到 usb 單片機(jī)之間的 fpga 編程實(shí)現(xiàn)，并提出了相應(yīng)的整個(gè)低層的連通方案。最后并仿真驗(yàn)證了我 們?cè)O(shè)計(jì)邏輯的正確性。利用 internet 實(shí)現(xiàn)語音業(yè)務(wù)存在的巨大潛在市場(chǎng)，該方案也勢(shì)必能帶 來很大的應(yīng)用價(jià)值。參考文獻(xiàn)1 趙惠玲，葉華. 以軟交換為核心的下一代網(wǎng)絡(luò)技術(shù)m. 北京: 人民郵電出版社, 2002. 82 daniel collinscarrier grade voice over ip voip 技術(shù)與應(yīng)用m. 北京: 人民郵電出版社, 2001.4 3 周炯槃，龐沁華，續(xù)大我等通信原理m. 北京: 北京郵電大學(xué)出版社, 2002.11: 39-574 maxim 官方網(wǎng)址eb/ol. /appnotes.cfm/an_pk/376, 2002.2fpga programming realization between e1 and usb micro-controller unit of voip gatewaywu xianglindepartment of system and telecommunication engineering, beijing university of posts andtelecommunications, beijing (100876)abstractin this paper, the author analyzes the advantages of voip telephone system. because it would not takethe place of pstn network wholely and amalgamation with pstn network becomes a trend. so according to this situation, the author presents a method in voip gateway which can connect pstn network and ip network. the charactoristic of this method is that it could support a large mount of voice-data channel. the author also introduces the realization of voip gateway in low level and how to realize with fpga between digital communication interfaces (e1) a