數(shù)字電路第四章組合邏輯電路.ppt

第四章 組合邏輯電路 教學(xué)要求： 1、熟練掌握基于門(mén)電路的組合邏輯電路的分析和設(shè)計(jì)方法，以及編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)碼比較器等常用組合邏輯部件的功能、原理和主要用途。 2、根據(jù)給定的門(mén)電路（SSI）組件或MSI組件，設(shè)計(jì)其它功能的組合邏輯電路。,前 言 1、 組合邏輯網(wǎng)絡(luò)的特點(diǎn)： 組合邏輯網(wǎng)絡(luò)的特點(diǎn)是，任何一個(gè)時(shí)刻的穩(wěn)定輸出，只取決于該時(shí)刻的輸入，而與網(wǎng)絡(luò)以前時(shí)刻的輸入無(wú)關(guān)。 2、電路結(jié)構(gòu)： 由邏輯門(mén)電路組成。只有從 輸入到輸出通道，沒(méi)有從輸出到 輸入通路。這種電路沒(méi)有記憶功能。 3、輸入與輸出信號(hào)的函數(shù)關(guān)系： 寫(xiě)成向量函數(shù)的形式：,4、 組合邏輯網(wǎng)絡(luò)的分析與設(shè)計(jì)： 所謂分析是對(duì)給定的邏輯電路，闡明其輸入狀態(tài) 與輸出狀態(tài)之間的關(guān)系。即看它所能完成的邏輯功能。 所謂設(shè)計(jì)（又稱(chēng)為綜合）是根據(jù)實(shí)際的命題即給 定的功能要求，做出相應(yīng)的邏輯電路，也就是在給定 的邏輯功能塊之間選取最佳的連線(xiàn)方案。 在邏輯電路的分析與設(shè)計(jì)中，核心問(wèn)題是經(jīng)濟(jì)合 理。要做到這一點(diǎn)，就有一個(gè)最佳方案的問(wèn)題，當(dāng)然 最佳的標(biāo)準(zhǔn)根據(jù)不同的要求，它不是唯一的。但是作 為邏輯設(shè)計(jì)的古典方法來(lái)說(shuō)，它的最佳標(biāo)準(zhǔn)就是最經(jīng) 濟(jì)，即要求所用的集成塊最少，集成塊之間的連線(xiàn)也 最少。,目前，隨著大規(guī)模集成電路的出現(xiàn)，設(shè)計(jì)的出發(fā)點(diǎn)不再是使集成塊最省，而是力求使系統(tǒng)合理，所用 的功能塊少。即使這樣，古典的方法至今還是很有用的。 5、正邏輯與負(fù)邏輯的定義： 前面曾用真值表來(lái)描述邏輯運(yùn)算。在真值表中用“1”表示邏輯真，用“0”表示邏輯假，而沒(méi)有指出 這個(gè)“1”和“0”對(duì)應(yīng)的具體電位。 A、正邏輯： 用邏輯門(mén)的高電平代表“1”，低電平代表“0”。 B、負(fù)邏輯： 用邏輯門(mén)的高電平代表“0”，低電平代表“1”。,采用正邏輯與負(fù)邏輯的真值表如下所示。 比較兩個(gè)真值表發(fā)現(xiàn)，正邏輯與門(mén)和負(fù)邏輯或門(mén)等同；正邏輯或門(mén)和負(fù)邏輯與門(mén)等同。這一點(diǎn)在以后會(huì)經(jīng)常用。為了討論方便，下面所討論的邏輯電路均對(duì)正邏輯而言。, 組合邏輯電路的分析 所謂邏輯電路的分析，就是找出給定邏輯電路輸出 和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。 一、分析步驟： 1、由給定的邏輯電路，從輸入端開(kāi)始，根據(jù)器件 的功能逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。 2、根據(jù)輸出函數(shù)表達(dá)式列出真值表。 3、用文字概括出電路的邏輯功能。 二、分析舉例： 1、分析圖示組合邏輯 電路的邏輯功能：,A、輸出端的邏輯函數(shù)表達(dá)式： B、真值表： C、邏輯功能： 三變量少數(shù)服從 多數(shù)表決器。,2、分析圖示組合邏輯電路的邏輯功能： A、邏輯表達(dá)式： B、真值表： C、邏輯功能： 完成異或功能，半加功能， 或者說(shuō)當(dāng)兩輸入不同時(shí)， 輸出為1。,3、分析圖示電路，指出該電路的邏輯功能。 A、寫(xiě)出函數(shù)表達(dá)式： B、真值表： C、分析功能： 電路稱(chēng)為一位全加器。,2 組合邏輯電路的設(shè)計(jì) 一、最佳設(shè)計(jì)的衡量 工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問(wèn)題有以下幾個(gè)方面： 1、所用的邏輯器件數(shù)目最少，器件的種類(lèi)最少，且器 件之間的連線(xiàn)最簡(jiǎn)單。這樣的電路稱(chēng)“最小化”電路。 2、滿(mǎn)足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門(mén)電路的延 遲。 3、功耗小，工作穩(wěn)定可靠。 注： 最小化電路不一定是最佳化電路，必須從經(jīng)濟(jì) 指標(biāo)、速度和功耗等多個(gè)指標(biāo)綜合考慮，才能 設(shè)計(jì)出最佳電路。 組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲(chǔ)器、可編程邏輯 器件來(lái)實(shí)現(xiàn)。下面先介紹采用傳統(tǒng)設(shè)計(jì)的實(shí)例。,二、以SSI為組件的組合邏輯電路的設(shè)計(jì)步驟： 1、進(jìn)行邏輯抽象，列出描述實(shí)際邏輯問(wèn)題的真值表。 （是基礎(chǔ)，也是關(guān)鍵） 1）首先弄清：什么是輸入變量，輸出變量或邏輯函數(shù)； 2）弄清輸入變量和輸出變量或邏輯函數(shù)間的因果關(guān)系； 3）給輸入、輸出變量賦值，并根據(jù)給定的因果關(guān)系列出真值表。 2、根據(jù)真值表寫(xiě)出表達(dá)式并化簡(jiǎn)，得到最簡(jiǎn)與或式。 3、將最簡(jiǎn)與或式變換成滿(mǎn)足給定要求的形式（根據(jù)要求選用的組件而定）。 4、畫(huà)出邏輯電路。 5、工藝設(shè)計(jì)。,三、設(shè)計(jì)舉例： 1、某工廠(chǎng)用兩盞燈來(lái)反映3臺(tái)機(jī)器的故障情況。當(dāng)一臺(tái)機(jī)器有故障時(shí)黃燈亮；兩臺(tái)機(jī)器有故障時(shí)紅燈亮；三臺(tái)機(jī)器有故障時(shí)兩盞燈同時(shí)亮。采用異或門(mén)和與非門(mén)進(jìn)行設(shè)計(jì)。 解(1)設(shè)用A、B、C作為輸入變量，表示三臺(tái)機(jī)器的狀態(tài)，有故障用“1”表示，否則為“0”。 設(shè)：用Y和R作為輸出變量，分別表示黃燈和紅燈，燈亮用“1”表示，否則為“0”。 (2)列真值表畫(huà)卡若圖,(3)邏輯表達(dá)式： （4）畫(huà)出電路（見(jiàn)仿真）,2、下圖所示是具有兩個(gè)輸入X、Y和三個(gè)輸出Z1、Z2、 Z3的組合電路。寫(xiě)出當(dāng)XY時(shí)Z1 1；X=Y時(shí) Z2 1；當(dāng)XY時(shí)Z3 1，寫(xiě)出電路的真值表， 求出輸出方程。 解：A、列真值表： B、寫(xiě)出函數(shù)表達(dá)式： C、分析邏輯功能： 1位比較器。,3、設(shè)計(jì)一個(gè)一位全減器。 解： A、列真值表： 邏輯抽象 輸入變量： 被減數(shù)An、減數(shù)Bn 低位向本位的借位Cn 輸出變量： 本位差Dn 本位向高位的借位C n+1 列真值表,B、寫(xiě)邏輯函數(shù)式： 畫(huà)出Cn+1和Dn的K圖 1)、用與或非門(mén)實(shí)現(xiàn) Cn+1和Dn： 可在K圖中直接圈0化簡(jiǎn) （得原函數(shù)的非 ）， 由還原律可得與或非式。 2)、用異或門(mén)實(shí)現(xiàn)Dn： 可直接對(duì)最小項(xiàng)表達(dá)式化簡(jiǎn)求得,3)、用與非門(mén)實(shí)現(xiàn) Cn+1： 可在K圖中直接圈1化簡(jiǎn)得最簡(jiǎn)與或式。再對(duì)最簡(jiǎn)與或式兩次求反進(jìn)行變換。,C、 畫(huà)出邏輯電路：,4、設(shè)計(jì)一組合電路，當(dāng)接收的4位二進(jìn)制數(shù)能被4整除 時(shí)，使輸出為1。 A 、列真值表：數(shù)N8A+4B+2C+D 注：0可被任何數(shù)整除 B、寫(xiě)邏輯函數(shù)式：畫(huà)出F的K圖 C、 畫(huà)出邏輯電路：略,5、設(shè)計(jì)一組合電路，比較2個(gè)2位二進(jìn)制數(shù)X、Y的大小，當(dāng) XY時(shí)，使輸出為1。 A、分析題意， 列真值表： B、寫(xiě)邏輯函數(shù)式： C、 畫(huà)出邏輯電路：略,6、設(shè)計(jì)一個(gè)將8421 BCD碼轉(zhuǎn)換為余3碼的變換電路。 A、分析題意， 列真值表： 該電路輸入為8421 BCD碼，輸出為余3碼，因此它 是一個(gè)四輸入、四輸出的碼制變換電路，框圖、真 值表如圖示： 其中：10101111 為無(wú)關(guān)項(xiàng)。,K圖化簡(jiǎn)：,B、選擇器件： 從門(mén)電路的數(shù)量、種類(lèi)、速度等方面綜合折中考慮。選擇非門(mén)，與非門(mén)，異或門(mén)。 C、寫(xiě)出輸出函數(shù)表達(dá)式： 先得出最簡(jiǎn)與或式，然后進(jìn)行函數(shù)式變換。變換時(shí) 一方面應(yīng)盡量利用公共項(xiàng)以減少門(mén)的數(shù)量，另一方 面減少門(mén)的級(jí)數(shù)，以減少傳輸延遲時(shí)間，因而得到 輸出函數(shù)式為 ：,D、畫(huà)邏輯電路： 電路采用了三種門(mén)電路，速度較快，邏輯圖如圖示。,7、用或非門(mén)設(shè)計(jì)一組合電路，其輸入為8421BCD碼，輸出L。當(dāng)輸入數(shù)能被4整除時(shí)，L1，其他情況均為0。（0可以被任何數(shù)整除） A、分析題意， 列真值表： 其中：10101111 為無(wú)關(guān)項(xiàng)。,B、寫(xiě)邏輯函數(shù)式： C、最簡(jiǎn)設(shè)計(jì) D、畫(huà)邏輯電路: A B C L D,8、在只有原變量輸入，沒(méi)有反變量輸入條件下，用與 非門(mén)實(shí)現(xiàn)函數(shù)。 A、生成項(xiàng)：公式 BC項(xiàng)為多余項(xiàng)，也稱(chēng)生成項(xiàng)。 頭部因子與尾部因子：乘積項(xiàng)中，原變量部分稱(chēng)頭部 因子，反變量部分稱(chēng)尾部因子。 有用的生成項(xiàng)：除尾部因子之外的其它變量因子（頭 部因子）相同的乘積項(xiàng)。 B、由函數(shù)F可知： 為有用的生成項(xiàng)。 所以：,C、尾部因子變換，盡可能減少尾部因子的種類(lèi)，即取 得最多的尾部公共項(xiàng)。 所用的公式是： 即因子插入法。依此，上式變?yōu)椋?D、兩次取反，得與非與非表達(dá)式： E、畫(huà)邏輯圖，如圖所示：,3 常用MSI組合邏輯器件及應(yīng)用 一、編碼器 用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)程稱(chēng)為編碼。在數(shù)字電路中用二進(jìn)制代碼表示有關(guān)的信號(hào)稱(chēng)為二進(jìn)制編碼。 實(shí)現(xiàn)編碼操作的電路就是編碼器。按照被編碼信號(hào)的不同特點(diǎn)和要求，有二進(jìn)制編碼器、二十進(jìn)制編碼器、優(yōu)先編碼器之分。 1、二進(jìn)制編碼器 用n位二進(jìn)制代碼對(duì)N個(gè)（ N=2n ）一般信號(hào)進(jìn)行編碼的電路，叫做二進(jìn)制編碼器。 例如n=3，可以對(duì)8個(gè)一般信號(hào)進(jìn)行編碼。 編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)。其輸入是一組有約束(互相排斥)的變量， 否則輸出會(huì)發(fā)生混亂。,A、三位二進(jìn)制編碼器框圖： 輸入：I0I7 8個(gè)高電平信號(hào) 輸出：三位二進(jìn)制代碼F2、F1、F0 B、真值表：,C、編碼器的輸出函數(shù) 1）由真值表得出編碼器輸出函數(shù)為： 2）因?yàn)槿魏螘r(shí)刻，I0I7當(dāng)中僅有一個(gè)取值為1，利用 這個(gè)約束條件將上式化簡(jiǎn)，得到：,D、三位二進(jìn)制編碼器的框圖：,2、二十進(jìn)制(BCD)編碼器 將十進(jìn)制數(shù)（09）10個(gè)信號(hào)編成二進(jìn)制代碼的電路叫做二十進(jìn)制編碼器。它的輸入是代表09這10個(gè)數(shù)符的狀態(tài)信號(hào)，輸出是相應(yīng)的BCD碼。其特點(diǎn)是任何時(shí)刻只允許輸入一個(gè)有效信號(hào)。 A、 8421 BCD 碼編碼表： ,B、編碼器的各輸出表達(dá)式： C、 8421BCD碼編碼器電路圖：,3、優(yōu)先編碼器 優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤(pán)編碼。與普通編碼器不同，優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但它只按其中優(yōu)先級(jí)別最高的有效輸入信號(hào)編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬。 常用的MSI優(yōu)先編碼器有10線(xiàn)4線(xiàn)(如74LS147)、 8線(xiàn)3線(xiàn)(如74LS148)。 A、74LS148二進(jìn)制優(yōu)先 編碼器的邏輯符號(hào)：,1）輸入端： 70為狀態(tài)信號(hào)輸入端，低電平 有效。 7的優(yōu)先級(jí)別最高，0的級(jí)別最低。 2）輸出端： C、B、A 為代碼(反碼)輸出端。 C為最高位， A 為最低位。 3）使能端： E1為使能(允許)輸入端，低電平 有效。 當(dāng)E1=0時(shí)，電路允許編碼。 當(dāng)E1=1時(shí)，電路禁止編碼。此時(shí) 輸出C、B、A均為高電平。 4）E0為選通輸出端 CS為擴(kuò)展輸出端 它們用于級(jí)聯(lián)和擴(kuò)展。,B、74LS148的功能表：,C、 用2片83優(yōu)先編碼器擴(kuò)展為164優(yōu)先編碼器,二、譯碼器 1、二進(jìn)制譯碼器 二進(jìn)制譯碼器有n個(gè)輸入端(即n位二進(jìn)制碼)，2n個(gè)輸出線(xiàn)。 常見(jiàn)的MSI譯碼器有24譯碼器、38譯碼器和416譯碼器。變量譯碼器也稱(chēng)為最小項(xiàng)發(fā)生器。 A、 24譯碼器 1）邏輯電路及邏輯符號(hào)：（輸出信號(hào)低電平有效）,E為使能端：它可用來(lái)引入選通脈沖，以抑制冒險(xiǎn)脈沖 的發(fā)生。也可用來(lái)擴(kuò)展輸入變量數(shù)。 2）功能表：當(dāng) 時(shí)： 3）輸出函數(shù)： 4）功能擴(kuò)展：,B、38譯碼器： 1)、譯碼器邏輯符號(hào)： 2)、功能表如表：,3)、輸出函數(shù)： E1=1，E2A+E2B=0處于譯碼狀態(tài)，否則被禁止譯碼。 C、二進(jìn)制譯碼器的應(yīng)用： 1)、實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼。 2)、實(shí)現(xiàn)邏輯函數(shù)（最小項(xiàng)發(fā)生器）。 3)、用作數(shù)據(jù)分配器或脈沖分配器。 D、舉例： 試用38譯碼器實(shí)現(xiàn)函數(shù)： 因?yàn)椋寒?dāng)使能端有效時(shí)，每個(gè)輸出 ， 所以：只要將輸入變量加至譯碼器的地址輸入端， 并在輸出端輔以少量的門(mén)電路，便可實(shí)現(xiàn)。 ,邏輯電路： 同理解F2： 2、二十進(jìn)制譯碼器 二十進(jìn)制譯碼器也稱(chēng)BCD譯碼器，它的功能是將輸入的一位BCD碼(四位二進(jìn)制)譯成10個(gè)高、低電平輸出信號(hào)，因此也叫410譯碼器。 ,A、二十進(jìn)制譯碼器74LS42的邏輯圖和邏輯符號(hào)。,B、74LS42功能表：,3、顯示譯碼器 A、顯示譯碼器是用來(lái)驅(qū)動(dòng)顯示器件，顯示數(shù)字或字 符的MSI部件。 顯示譯碼器隨顯示器件的類(lèi)型而異，與輝光數(shù)碼管相配的是BCD十進(jìn)制譯碼器，而常用的發(fā)光二極管(LED)數(shù)碼管、液晶數(shù)碼管、熒光數(shù)碼管等是由7個(gè)或8個(gè)字段構(gòu)成字形的，因而與之相配的有BCD七段或BCD八段顯示譯碼器。 B、顯示譯碼原理。 發(fā)光二極管(LED)由特殊的半導(dǎo)體材料砷化鎵、磷砷化鎵等制成，有紅、黃、綠等色。 LED數(shù)碼管有共陽(yáng)、共陰之分。共陰式LED數(shù)碼管的原理圖如圖所示。 使用時(shí)，公共陰極接地，7個(gè)陽(yáng)極ag由相應(yīng)的BCD七段譯碼器來(lái)驅(qū)動(dòng)(控制)，如圖所示。,1）、共陰式LED數(shù)碼管的原理圖： 2）、BCD七段譯碼器來(lái)驅(qū)動(dòng)電路圖：,C、BCD七段（共陰）譯碼器真值表：,三、數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱(chēng)多路選擇器(Multiplexer, 簡(jiǎn)稱(chēng)MUX），其框圖如圖所示。它有n位地址輸入、 2n位數(shù)據(jù)輸入、1位輸出。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類(lèi)似于一個(gè)單刀多擲開(kāi)關(guān)。常用的數(shù)據(jù)選擇器有： 2選1、4選1、 8選1、 16選1等。,1、4選1數(shù)據(jù)選擇器 A、邏輯圖及符號(hào)： 其中D0D3是數(shù)據(jù)輸入端，也稱(chēng)為數(shù)據(jù)通道；A1、A0 是地址輸入端，或稱(chēng)選擇輸入端；Y是輸出端；E是 使能端，低電平有效。,B、功能表： C、4選1 MUX的邏輯表達(dá)式(E=0)： mi是地址變量A1、A0所對(duì)應(yīng)的最小項(xiàng)，稱(chēng)地址最小項(xiàng)。,2、 8選1數(shù)據(jù)選擇器（MUX） A、邏輯符號(hào)： B、功能表： C、K圖： D、輸出表達(dá)式：,3、數(shù)據(jù)選擇器的應(yīng)用： 數(shù)據(jù)選擇器的應(yīng)用很廣，可作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送；可實(shí)現(xiàn)組合邏輯函數(shù)；可在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并串轉(zhuǎn)換；可產(chǎn)生序列信號(hào)。 A、用MUX實(shí)現(xiàn)函數(shù)F原理： 1)、對(duì)于n個(gè)地址輸入的MUX，表達(dá)式為： 2)、任何一個(gè)具有n個(gè)輸入變量的邏輯 函數(shù)都可以用最小項(xiàng)之和來(lái)表示： 3)、比較Y和F的表達(dá)式可以看出，只 要將邏輯函數(shù)的輸入變量A、B、C、 加至數(shù)據(jù)選擇器地址輸入端，并適當(dāng)選擇Di的值， 就可以使F=Y。,B、 函數(shù)的輸入變量數(shù) L 小于等于選用MUX的地址 輸入端數(shù) n 時(shí)： a)、當(dāng)L=n時(shí)：只要將函數(shù)的輸入變量A、B、C、依 次接到MUX的地址輸入端，根據(jù)函數(shù)F所需要的最 小項(xiàng)，確定MUX中Di的值(0或1)即可； b)、當(dāng)Ln時(shí)：將MUX的高位地址輸入端不用(接0或 1)， 其余同上。 3)、舉例： 試用8選1MUX實(shí)現(xiàn)邏輯函數(shù)： 解：a.首先求出F的最小項(xiàng) 表達(dá)式。將F填入K圖， 根據(jù)K圖可得。,b. 采用8選1 MUX時(shí)： c. 令A(yù)2=A，A1=B，A0=C，且D1=D2=D3=D4=D5=D7=1， D0=D6=0則： Y=(ABC)m(01111101) = m(1, 2, 3, 4, 5, 7) 故F=Y。 d. 用8選1MUX實(shí)現(xiàn)函數(shù)F的邏輯圖：,C、 函數(shù)的輸入變量數(shù) L 大于選用的MUX的地址輸入端 數(shù) n 時(shí)： a)、從L個(gè)輸入變量中選擇n個(gè)直接作為MUX的地址輸 入，多余的(L-n)個(gè)變量要反映到MUX的數(shù)據(jù)輸入 Di端，即Di是多余輸入變量的函數(shù)，簡(jiǎn)稱(chēng)余函數(shù)。 設(shè)計(jì)的關(guān)鍵是如何求出函數(shù)Di。 確定余函數(shù)Di可以采用代數(shù)法或降維K圖法。 b)、舉例1： 試用4選1MUX實(shí)現(xiàn)三變量函數(shù)： a.首先選擇地址輸入，令A(yù)1A0=AB， 則多余輸入變量為C，余函數(shù)Di =f(c)。 b.代數(shù)法確定余函數(shù)Di。 ,將F的表達(dá)式變換為與Y 相應(yīng)的形式： 將F與Y對(duì)照可得： c. 卡諾圖法確定余函數(shù)Di。 在K圖中選擇AB=A1A0，則AB變量按其組合可直接 將F的K圖劃分為四個(gè)子K圖。每個(gè)子K圖所對(duì)應(yīng)的 函數(shù)就是余函數(shù)Di。 在各子K圖上直接化簡(jiǎn)， 便可求出余函數(shù)Di的值： ,d.邏輯圖 ： e.解題步驟歸納如下： 畫(huà)出函數(shù)F的K圖。 選擇地址輸入。 在F的K圖上確定余函數(shù)Di的范圍。 求余函數(shù)Di。 畫(huà)出邏輯圖。,3)、舉例2： 試用8選1MUX實(shí)現(xiàn)邏輯函數(shù)： a. 畫(huà)出F的四變量K圖： b.選擇地址變量，確定余函數(shù)Di： 原則上，地址變量的選擇是任意 的，但選擇合適才能使電路簡(jiǎn)化。 簡(jiǎn)單的方法是： 觀(guān)察F的K圖或?qū)化簡(jiǎn)，從F的輸入變量中選擇出現(xiàn)比較多的輸入變量加到地址輸入端，這樣就能得到較簡(jiǎn)化電路。 選擇A、B、D為地址變量，則多余輸入變量為C。 化簡(jiǎn)各子K圖求得余函數(shù)為：,c.邏輯圖： 3)、舉例3： 試用8選1MUX實(shí)現(xiàn)邏輯函數(shù)： 注：此方法得到的結(jié)果不一定是最簡(jiǎn)單的,a. 畫(huà)出F的四變量K圖： b.選擇地址變量，確定余函數(shù)Di：,c.邏輯圖： 4、 數(shù)據(jù)選擇器的擴(kuò)展： A、利用使能端進(jìn)行擴(kuò)展。 下圖是將雙4選1MUX擴(kuò)展為8選1 MUX的邏輯圖。 其中 A2是8選1MUX地址端的最高位，A0是最低位。,B、樹(shù)狀擴(kuò)展： 例如：用5個(gè)4選1MUX實(shí)現(xiàn)16選1MUX。,C、采用擴(kuò)展法，用2片8選1MUX實(shí)現(xiàn)下面邏輯函數(shù)： 邏輯圖：,四、數(shù)據(jù)分配器 數(shù)據(jù)分配器又稱(chēng)多路分配器(DEMUX)，其功能是將一路輸入數(shù)據(jù)按n位地址分送到2n個(gè)數(shù)據(jù)輸出端上。 常用的DEMUX有14DEMUX，18DEMUX， 116DEMUX等。 1、14數(shù)據(jù)分配器（DEMUX）： A、邏輯符號(hào)： D為數(shù)據(jù)輸入、A1、A0為地址輸入 Y0Y3為數(shù)據(jù)輸出、 E為使能端。 B、功能表：,2、用譯碼器實(shí)現(xiàn)DEMUX： 將2-4譯碼器的使能端E用作數(shù)據(jù)輸入端D，則24 譯碼器的輸出可寫(xiě)成 ： 隨著譯碼器輸入地址的改變，可使某個(gè)最小項(xiàng)mi為1。則譯碼器相應(yīng)的輸出Yi=D，因而只要改變譯碼器的輸入地址A、B，就可以將輸入數(shù)據(jù)D分配到不同的通道上去（分配的數(shù)據(jù)為0）。因此，凡是具有使能端的譯碼器，都可以用作數(shù)據(jù)分配器。,3、數(shù)據(jù)分配器與數(shù)據(jù)選擇器聯(lián)用，實(shí)現(xiàn)多通道數(shù)據(jù)分 時(shí)傳送。 例如： 發(fā)送端由MUX將各路數(shù)據(jù)分時(shí)送到公共傳輸線(xiàn)上， 接收端再由分配器將公共傳輸線(xiàn)上的數(shù)據(jù)適時(shí)分配 到相應(yīng)的輸出端，而兩者的地址輸入都是同步控制 的，其示意圖如圖所示。,五、數(shù)碼比較器 比較兩個(gè)二進(jìn)制整數(shù)大小的電路。 1、 四位并行數(shù)碼比較器 A、邏輯符號(hào) 其中：1）輸入端A3A0、B3B0接兩 個(gè)待比較的四位二進(jìn)制數(shù)。 2）輸出端PAB、PA=B、PAB 是三個(gè)比較結(jié)果。 3） CAB、CA=B、 CAB是三個(gè) 級(jí)聯(lián)輸入端。當(dāng)擴(kuò)大待比較二進(jìn)制數(shù)的位 數(shù)時(shí)，可將低位比較器的輸出端： PAB、PA=B、PAB 分別接到高位比較器的 CAB、CA=B、CAB 三個(gè)輸入端。,B、四位比較器功能表：,C、比較器的輸出： 1)、輸出PAB=1(即A大于B)的條件是：最高位A3B3，或者最高位相等而次高位A2B2，或者最高位和次高位均相等而次低位A1B1，或者高三位相等而最低位 A0B0，或者四位均相等而低位比較器來(lái)的輸入CAB時(shí)PAB=1 。 2)、輸出PA=B=1的條件是：A3=B3，A2=B2， A1=B1， A0=B0，且級(jí)聯(lián)輸入端CA=B 時(shí)PA=B=1 。 3)、輸出 PAB=1 的條件請(qǐng)自己導(dǎo)出。 2、比較器的級(jí)聯(lián) 四位比較器可直接用來(lái)比較兩個(gè)四位或小于四位的二進(jìn)制整數(shù)的大小。當(dāng)兩個(gè)待比較的數(shù)的位數(shù)超過(guò)四位時(shí)，往往要將多個(gè)比較器級(jí)聯(lián)使用。,例如：采用兩塊四位比較器組件，用分段比較的方法， 實(shí)現(xiàn)七位二進(jìn)制的比較，其邏輯圖如圖示。,六、加法器 加法器在數(shù)字系統(tǒng)中的應(yīng)用十分廣泛。除了能進(jìn)行多位二進(jìn)制數(shù)的加法運(yùn)算外，也可以用來(lái)完成二進(jìn)制減法運(yùn)算。還可以利用加法器來(lái)實(shí)現(xiàn)碼組變換。 一個(gè)四位加法器如圖示。 ,1、試采用四位加法器完成余3碼到8421BCD碼的轉(zhuǎn)換 A、碼組變換原理 因?yàn)閷?duì)于同樣一個(gè)十進(jìn)制數(shù)，余3碼比相應(yīng)的8421BCD碼多3，因此要實(shí)現(xiàn)余3碼到8421 BCD碼的轉(zhuǎn)換，只需從余3碼減去(0011)即可（相當(dāng)于加3）。由于0011各位變反后成為1100，再加1（補(bǔ)碼），即為1101，因此，減(0011)與加(1101)等效。所以，在四位加法器的A3A0接上余3碼的四位代碼，B3、B2、B1、B0上接固定代碼1101，就能實(shí)現(xiàn)轉(zhuǎn)換。 B、邏輯電路：,2、 用四位加法器構(gòu)成一位8421 BCD碼加法器 A、碼組變換原理： 兩個(gè)BCD碼數(shù)相加，并以BCD碼給出其和的電路稱(chēng)為BCD碼加法器。 兩個(gè)一位十進(jìn)制數(shù)相加，若考慮低位的進(jìn)位，其和應(yīng)為019。8421 BCD碼加法器的輸入、輸出都應(yīng)用8421 BCD碼表示。 而四位二進(jìn)制加法器（逢16進(jìn)1）是按二進(jìn)制數(shù)進(jìn)行運(yùn)算的，因此必須把輸出的二進(jìn)制數(shù)(和數(shù)) 進(jìn)行等值變換。即當(dāng)和小于等于9時(shí)不需要修正，當(dāng)和大于9時(shí)需要加6(0110)修正（進(jìn)位標(biāo)志置1，相當(dāng)于減10）。 設(shè)：當(dāng)和大于9時(shí)，D10=1，當(dāng)和小于9時(shí)，D10=0 則：可用D10來(lái)控制是否需要修正，即D10=1時(shí)， 和加6，D10=0時(shí)則不加。,B、一位8421 BCD碼加法器： 圖中第片完成二進(jìn)數(shù)相加的操作，第片完成和 的修正操作。當(dāng)進(jìn)位產(chǎn)生（C41）或和數(shù)在1015的情況下要產(chǎn)生修正控制信號(hào)C，其中：,七、以MSI為組件的邏輯電路設(shè)計(jì)方法 （一）設(shè)計(jì)步驟： 1、邏輯抽象，列出真值表。 2、寫(xiě)出邏輯函數(shù)表達(dá)式。 3、將得到的邏輯式與已知MSI器件的邏輯函數(shù)式對(duì)照，比較結(jié)果有以下4種可能： 1）與某種MSI的輸出函數(shù)形式上完全相同，這時(shí)用這種MSI直接實(shí)現(xiàn)。 2）輸入端數(shù)或功能是某種MSI輸出函數(shù)的子集，也可以直接使用。 3）MSI的函數(shù)式是要產(chǎn)生函數(shù)式的一部分，可通過(guò)擴(kuò)展的辦法或附加少量其它電路來(lái)實(shí)現(xiàn)所要求的功能。 4）與所知或可用的MSI函數(shù)基本功能基本上無(wú)共同之處，另想方法處理。 4、按照上述對(duì)照比較的結(jié)果，畫(huà)出設(shè)計(jì)的邏輯電路。,（二）例： 1、用1片4選1 數(shù)據(jù)選擇器 實(shí)現(xiàn)邏輯函數(shù) 解： 所以只要令：A1=B，A0=C 則：D0=1，D1=D，D2=A，D3=1,2、試用38譯碼器和最少的門(mén)電路實(shí)現(xiàn)邏輯函數(shù)。 。譯碼器輸出低電平有效， 使能端 。 解：A、列真值表 B、令 A=A2，B=A1，C=A0 則： C、畫(huà)圖,3、設(shè)計(jì)一個(gè)多功能組合邏輯電路，M1、M0為功能選擇輸入信號(hào)，a、b為邏輯變量，F(xiàn)為電路的輸出，當(dāng)M1、M0取不同值時(shí)，電路具有不同的邏輯功能，見(jiàn)表1。試用8選1數(shù)據(jù)選擇器和最少的與非門(mén)實(shí)現(xiàn)電路。數(shù)據(jù)選擇器的功能表見(jiàn)表2。規(guī)定M1、M0及a分別接選擇器的A2、A1、A0。,解：由題意和多功能輸出函數(shù)F的真值表，列出F關(guān)系M1、M0及a的真值表。 因?yàn)椋篗1 A2，M0 A1，a A0 所以：D0=0，D1=1，D2=b D3=b，D4=0，D5=b，D6=b，D7=1 故連接電路為：,4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn) 一、競(jìng)爭(zhēng)與冒險(xiǎn) 在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象 稱(chēng)為競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象稱(chēng)為冒險(xiǎn)。 1、競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象示例1： 電路如圖示，其輸出函數(shù)為F=AB+AC。當(dāng)B=C=1時(shí), 應(yīng)有F=A+A=1，即不管A如何變化，輸出F恒為高。而實(shí)際上由于門(mén)電路有延遲，當(dāng)A由高變低時(shí)，在輸出波形上出現(xiàn)了一個(gè)負(fù)脈沖。 這是由競(jìng)爭(zhēng)所造成的錯(cuò)誤輸出，這種寬度很窄的脈沖，稱(chēng)其為毛刺(圖中波形忽略了信號(hào)的前后沿，并假定各門(mén)的延遲時(shí)間均為tpd)。這種負(fù)向毛刺也稱(chēng)為 0型冒險(xiǎn)； 反之，若出現(xiàn)正向毛刺稱(chēng)1型冒險(xiǎn)。 ,電路與波形圖： 2、競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象示例2： 加到同一門(mén)電路的兩輸入信號(hào)同時(shí)向相反方向變化，由于過(guò)渡過(guò)程不同也會(huì)出現(xiàn)競(jìng)爭(zhēng)，也有可能在輸出端出現(xiàn)毛刺(圖中未考慮門(mén)的延遲時(shí)間)。這種由于多個(gè)輸入變量同時(shí)變化引起的冒險(xiǎn)稱(chēng)為功能冒險(xiǎn)。,電路與波形圖： 3、注意： 競(jìng)爭(zhēng)是經(jīng)常發(fā)生的，但不一定都會(huì)產(chǎn)生毛刺。如示例1中A由0變1時(shí)也有競(jìng)爭(zhēng)，卻未產(chǎn)生毛刺，所以競(jìng)爭(zhēng)不一定造成危害。但一旦出現(xiàn)了毛刺，若下級(jí)負(fù)載對(duì)毛刺敏感，則毛刺將使負(fù)載電路發(fā)生誤動(dòng)作。,二、競(jìng)爭(zhēng)與冒險(xiǎn)的識(shí)別 1、代數(shù)法： 當(dāng)函數(shù)表達(dá)式在一定條件下可以簡(jiǎn)化成 或 的形式時(shí)，X的變化可能引起冒險(xiǎn)現(xiàn)象。 2、K圖法： 如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險(xiǎn)現(xiàn)象。如圖所示電路，該圖上兩卡諾圈相切，當(dāng)輸入變量ABC由111變?yōu)?11時(shí)，F(xiàn)從一個(gè)卡諾圈進(jìn)入另一個(gè)卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按1 - 0 - 1變化，從而出現(xiàn)毛刺。,3、實(shí)驗(yàn)法： 兩個(gè)以上的輸入變量同時(shí)變化引起的功能冒險(xiǎn)難以用上述方法判斷。因而發(fā)現(xiàn)冒險(xiǎn)現(xiàn)象最有效的方法 是實(shí)驗(yàn)。 利用示波器仔細(xì)觀(guān)察在輸入信號(hào)各種變化情況下的輸出信號(hào)， 發(fā)現(xiàn)毛刺則分析原因并加以消除，這是經(jīng)常采用的辦法。 三、冒險(xiǎn)現(xiàn)象的消除 當(dāng)電路中存在冒險(xiǎn)現(xiàn)象時(shí)，必須設(shè)法消除它，否則 會(huì)導(dǎo)致錯(cuò)誤結(jié)果。消除冒險(xiǎn)現(xiàn)象通常有如下方法： 1、加濾波電路： 由于毛刺很窄（多在幾十納秒內(nèi)），其寬度可以和門(mén)的傳輸時(shí)間相比擬，因此常在輸出端并聯(lián)濾波電容C，或在本級(jí)輸出端與下級(jí)輸入端之間，串接一個(gè)積分電路來(lái)消除其影響。在TTL電路中，電容在幾十至幾百皮法的范圍內(nèi)取。,加濾波電路排除冒險(xiǎn): 2、 加選通信號(hào)，避開(kāi)毛刺： 毛刺僅發(fā)生在輸入信號(hào)變化的瞬間，因此在這段時(shí)間內(nèi)先將門(mén)封住，待電路進(jìn)入穩(wěn)態(tài)后， 再加選通脈沖選取輸出結(jié)果。,3、增加冗余項(xiàng)消除邏輯冒險(xiǎn)： 在其K圖上，兩卡諾圈相切處加一個(gè)卡諾圈可消除 邏輯冒險(xiǎn)。即增加了一個(gè)冗余項(xiàng)。冗余項(xiàng)是簡(jiǎn)化函數(shù)時(shí) 應(yīng)舍棄的多余項(xiàng)， 但為了電路工作可靠又需加上它。 4、比較： 接濾波電容的方法簡(jiǎn)單易行，但輸出電壓的波形隨 之破壞。因此，只適用于對(duì)波形的前、后沿?zé)o嚴(yán)格要求 的場(chǎng)合。 引入選通脈沖的方法簡(jiǎn)單，無(wú)需增加電路元件，但 必須設(shè)法得到一個(gè)與輸入信號(hào)同步的選通脈沖，對(duì)這個(gè) 脈沖的寬度和作用的時(shí)間均有嚴(yán)格的規(guī)定。目前許多 MSI器件都備有使能(選通控制)端，為加選通信號(hào)消除 毛刺提供了方便。 增加冗余項(xiàng)適用范圍有限。,小 結(jié) 一、 本章內(nèi)容提要： 1、組合邏輯電路的分析步驟： A、根據(jù)給定的邏輯電路，從輸入端開(kāi)始，逐級(jí)推導(dǎo) 出輸出端的邏輯函數(shù)表達(dá)式。 B、根據(jù)輸出函數(shù)表達(dá)式列出真值表。 C、用文字概括出電路的邏輯功能。 2、組合邏輯電路的設(shè)計(jì)步驟： A、將文字描述的邏輯命題轉(zhuǎn)換成真值表。 B、選擇器件類(lèi)型 C、寫(xiě)出相應(yīng)的邏輯函數(shù)表達(dá)式 D、畫(huà)出邏輯電路圖。,3、常用MSI組合邏輯器件及應(yīng)用 A、編碼器 二進(jìn)制編碼器 二十進(jìn)制(BCD)編碼器 優(yōu)先編碼器 B、譯碼器 二進(jìn)制譯碼器 二十進(jìn)制譯碼器 顯示譯碼器 C、數(shù)據(jù)選擇器 4選1數(shù)據(jù)選擇器 8選1數(shù)據(jù)選擇器（MUX） D、數(shù)據(jù)分配器 E、數(shù)碼比較器 F、加法器 4、組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn) ,二、舉例 1、有一水箱由大、小兩臺(tái)水泵ML和MS供水。水箱中設(shè)置了3個(gè)水位檢測(cè)元件A、B、C。水面低于檢測(cè)元件時(shí)，檢測(cè)元件給出高電平；反之給出低電平?，F(xiàn)要求當(dāng)水位超過(guò)C點(diǎn)時(shí)水泵停止工作；水位低于C點(diǎn)而高于B點(diǎn)時(shí)MS單獨(dú)工作；水位低于B點(diǎn)而高于A(yíng)點(diǎn)時(shí)ML單獨(dú)工作；水位低于A(yíng)點(diǎn)時(shí)水泵全部同時(shí)工作。試用門(mén)電路設(shè)計(jì)一個(gè)控制兩臺(tái)水泵的邏輯電路，要求電路盡量簡(jiǎn)單。 解：（1）邏輯抽象 A、B、C為輸入變量， MS、 ML為輸出變量。 MS 1水泵工作，0停止工作。 ML1水泵工作，0停止工作。,（2）列真值表 (4)畫(huà)圖（略）,MS,ML,（3）邏輯化簡(jiǎn),2、下圖為4個(gè)已連接好的與非門(mén)及一個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯函數(shù)F(Q,R,S,T)=m(4,5,6,7,8,13,14,15)。 要求：無(wú)0、1信號(hào)，只能用Q,R,S,T原變量輸入，4個(gè) 與非門(mén)中只有在標(biāo)有、處可供連接。 解：分析 1、從4個(gè)輸入變量中選出合適的2個(gè)輸入變量作為數(shù)據(jù)選擇器的2個(gè)地址輸入端。 2、合理的應(yīng)用、的邏輯關(guān)系處理余函數(shù)。,（1）利用K圖確定地址輸入端 由K圖分析可知，應(yīng)用QR或TR或SR作為地址輸入端，但此時(shí)有“0”作為數(shù)據(jù)輸入，與題意不符。故選ST作為地址輸入端。令A(yù)1=S，A0=T。 （2）利用K圖確定余函數(shù)。,（3）分析組合與非門(mén)電路 令接Q ，接R，則 為Q與R的異或。 （4）畫(huà)電路,3、用8選1數(shù)據(jù)選擇器構(gòu)成的多功能組合邏輯電路如圖所示，其中G1、G0為功能選擇輸入信號(hào)，X、Z為輸入邏輯變量，F(xiàn)為輸出信號(hào)，試分析該電路在不同選擇信號(hào)時(shí)，可獲得哪幾種邏輯功能。,解： 根據(jù)8選1數(shù)據(jù)選擇器的邏輯功能，在選擇輸入信號(hào)G1，G0的不同取值下，輸出函數(shù)的表達(dá)式如表所示。從表中可見(jiàn)，電路在G1G000，01，10和11四種情況下，分別可獲得或、與、