基于FPGA雙積分ADC設計.doc

基于fpga雙積分adc設計雙積分型adc又稱為雙斜率或多斜率adc，它的應用也比較廣泛。它由1個帶有輸入切換開關的模擬積分器、1個比較器和1個計數(shù)單元構成，通過兩次積分將輸入的模擬電壓轉換成與其平均值成正比的時間間隔。與此同時，在此時間間隔內(nèi)利用計數(shù)器對時鐘脈沖進行計數(shù)，從而實現(xiàn)a/d轉換。因此這種轉換器又多稱為電壓時間轉換型（vt型）。雙積分型adc兩次積分的時間都是利用同一個時鐘發(fā)生器和計數(shù)器來確定，因此所得到的d表達式與時鐘頻率無關，其轉換精度只取決于參考電壓vr。此外，由于輸入端采用了積分器，所以對交流噪聲的干擾有很強的抑制能力。能夠抑制高頻噪聲和固定的低頻干擾（如50hz或60hz），適合在嘈雜的工業(yè)環(huán)境中使用。這類adc主要應用于低速、精密測量等領域，如數(shù)字電壓表。優(yōu)點：分辨率高，線性度好；功耗低、成本低。由于通過積分方法來測量信號電壓，具有較強的抗脈沖干擾能力；另外，在兩次積分內(nèi)，只要rc元件參數(shù)不發(fā)生瞬時改變，轉換結果就與rc值無關，因此它對元件的穩(wěn)定性要求不高。缺點：轉換速率低，轉換速率在12位時為100300sps。雙積分型轉換器，因有積分器的存在，積分器的輸出只對輸入信號的平均值有所響應，所以，它突出優(yōu)點是工作性能比較穩(wěn)定且抗干擾能力強；而且從原理上，只要兩次積分過程中積分器的時間常數(shù)相等，計數(shù)器的計數(shù)結果與 rc 無關，所以，該電路對 rc 精度的要求不高，而且電路的結構也比較簡單。適合題目要求、成本低、分辨率高、線性度好的方案無疑是雙積分型模數(shù)轉換2、雙積型模數(shù)轉換器原理雙積分型模數(shù)轉換方法，屬于間接轉換它。它將待轉換的輸入模擬電壓轉換為與其平均值成正比的時間間隔，在此時間間隔內(nèi)利用計數(shù)器對時鐘脈沖進行計數(shù)，從而實現(xiàn)轉換。其原理如下圖示圖、雙積分型模數(shù)轉換原理框圖雙積分型模數(shù)轉換完成一次轉換需歷經(jīng)兩個過程：固定時間，積分器對ux積分，電容電壓uc從0變到某一確定值；積分電壓換成與ux符號相反的vref并開始進行第二次積分（反向積分），直到比較器檢出uc為0。如下圖所示：圖、雙積分轉換過程示意圖3、系統(tǒng)原理框圖三、系統(tǒng)設計與實現(xiàn)1、模擬電路部分設計與實現(xiàn)兩次積分的切換，使用多路模擬開關cd4052來實現(xiàn)。cd4052內(nèi)有兩個四選一，本設計只用到一個四選一，未用的一路接地。負參考電源vref由負電源分壓產(chǎn)生，為電路調(diào)試方便，使用了精密可調(diào)電阻。信號輸入部分也使用了可調(diào)電阻分壓，以期可以轉換更高電壓的信號，信號從jp13輸入。控制邏輯接口從jp3引出。圖、模擬多路開關對積分切換積分部分電路如下圖示：圖、積分部分電路積分運放選用具有低失調(diào)電壓的op07。由cd4052選通的信號從in輸入，積分輸出接cd4052的x0，用以轉換前的電容放電。比較輸出部分電路如下圖所示：圖、比較輸出部分電路2、數(shù)字電路部分設計與實現(xiàn)數(shù)字部分主要有一個同步狀態(tài)機分4個狀態(tài)進行操作。開始狀態(tài)：控制模擬多路開關使積分器進入放電狀態(tài)，初始化系統(tǒng)，然后經(jīng)入延時狀態(tài)。第一狀態(tài)：對輸入電壓積分，控制模擬多路開關，使積分器對輸入電壓積分同時開始對積分時間計時。當定時器溢出時，轉到狀態(tài)延時狀態(tài)。第二狀態(tài)：對參考電壓定壓積分，當積分器輸出電壓低于比較電壓時，停止計時同時將定時器值輸出鎖存。延時狀態(tài)：延時狀態(tài)分兩種情況，當定時器溢出時，對定時器復位，同時跳到第二狀態(tài)；當比較起比較器輸出為0時，跳到第一狀態(tài)。3、單片機處理及顯示 單片機部分主要是dac，lcd輸出及源碼與格雷碼的轉化。在dac輸出方面，采用片內(nèi)的12位dac，單片機通過通用i/o端口采集數(shù)據(jù)，取其數(shù)據(jù)的高八位作為dac輸出，連接示波器，還原波形。同時將采集到的數(shù)據(jù)在單片機內(nèi)進行相應的轉換，轉換為格雷碼，并在lcd上顯示源碼與對應格雷碼。四、測試a、線性度測試：以25hz頻率，800mv(vpp)三角波為輸入，將轉換后的數(shù)據(jù)送入da，觀察還原后的波形與輸入波形之間的線性度。實測波形如下圖所示：上圖中，上面波形為輸入信號，下面的為還原后的信號。可見，沒有明顯失真。b、輸入幅度測試：將輸入波形的幅度從0至2v變化，觀察還原波形失真情況，測試表明，可以達到題目要求的0至2v。c、同步鎖存信號及采樣速率測試：同步鎖存信號由fpga產(chǎn)生，它即代表了采樣速率，測試顯示同步鎖存信號頻率為13k，即采樣頻率可以達到13k。附verilog程序module count( cp, reset, outs, carry); input cp; input reset; output carry; output 7:0outs; reg carry; reg 7:0outs; initial begin carry = 0; outs =0; end always ( posedge cp or posedge reset ) begin if(reset = 1) begin carry = 0; outs = 0; end else begin if(outs 255) begin carry = 0; outs = outs+1; end else begin outs = 255; carry = 1; end end endendmodule /count模塊module kz (datain,dataout,adreset,comp,carry,resetout,s,cp,sync);input 7:0datain;input comp;input carry;input adreset;output 7:0dataout;output sync;input cp;output resetout;output 1:0s;reg 7:0dataout;reg 1:0s;reg resetout;reg 1:0state;reg 1:0delaytime;reg sync;parameter start = 2b00 ;parameter fir = 2b01 ;parameter sec = 2b10 ;parameter delay = 2b11 ;initial begin resetout =0; dataout = 0; s = 2b00 ; delaytime =0; endalways(posedge cp) if(adreset) begin resetout =0; dataout = 0; s = 0 ; state =2b00; sync = 1; end else case(state) start : begin resetout = 1; s = 2b00; delaytime =0; state = delay; end fir : begin if(carry = 0) s = 2b01; else begin resetout = 1; delaytime =0; state = delay; end end sec : begin if(comp = 1) s = 2b10; elsebegin dataout = datain; sync =1; state = start; end end delay : begin if(delaytime 2b11) delaytime =delaytime+1; else begin delaytime =0; resetout = 10; if(comp =0) begin state = fir; end else begin state = sec; sync = 0; end endenddefault : state = start; endcase endmodule /控制模塊module time1m(clkall, clk,