電工電子學(xué)門電路和組合邏輯電路(zm).ppt

第20章門電路和組合邏輯電路 20 1脈沖信號(hào) 20 2基本門電路及其組合 20 5邏輯代數(shù) 20 4CMOS門電路 20 3TTL門電路 20 6組合邏輯電路的分析與綜合 20 7加法器 20 8編碼器 20 9譯碼器和數(shù)字顯示 1 掌握基本門電路的邏輯功能 邏輯符號(hào) 真值表和邏輯表達(dá)式 了解TTL門電路 CMOS門電路的特點(diǎn) 3 會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路 理解加法器 編碼器 譯碼器等常用組合邏輯電路的工作原理和功能 5 學(xué)會(huì)數(shù)字集成電路的使用方法 本章要求 2 會(huì)用邏輯代數(shù)的基本運(yùn)算法則化簡(jiǎn)邏輯函數(shù) 第20章門電路和組合邏輯電路 模擬信號(hào) 隨時(shí)間連續(xù)變化的信號(hào) 20 1脈沖信號(hào) 1 模擬信號(hào) 2 脈沖信號(hào)是一種躍變信號(hào) 并且持續(xù)時(shí)間短暫 如 脈沖幅度A 脈沖上升沿tr 脈沖周期T 脈沖下降沿tf 脈沖寬度tp 脈沖信號(hào)的部分參數(shù) 實(shí)際的矩形波 20 2基本門電路及其組合 邏輯門電路是數(shù)字電路中最基本的邏輯元件 所謂門就是一種開(kāi)關(guān) 它能按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò) 門電路的輸入和輸出之間存在一定的邏輯關(guān)系 因果關(guān)系 所以門電路又稱為邏輯門電路 20 2 1邏輯門電路的基本概念 基本邏輯關(guān)系為 與 或 非 三種 下面通過(guò)例子說(shuō)明邏輯電路的概念及 與 或 非 的意義 設(shè) 開(kāi)關(guān)斷開(kāi) 燈不亮用邏輯 0 表示 開(kāi)關(guān)閉合 燈亮用邏輯 1 表示 邏輯表達(dá)式 Y A B 1 與 邏輯關(guān)系 與 邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí) 該事件才發(fā)生 0 1 0 B Y A 狀態(tài)表 2 或 邏輯關(guān)系 或 邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí) 該事件就發(fā)生 邏輯表達(dá)式 Y A B 狀態(tài)表 1 1 1 0 3 非 邏輯關(guān)系 非 邏輯關(guān)系是否定或相反的意思 Y 220V A R 由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí) 它的輸入和輸出信號(hào)都是用電位 或稱電平 的高低表示的 高電平和低電平都不是一個(gè)固定的數(shù)值 而是有一定的變化范圍 門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路 與前面所講過(guò)的基本邏輯關(guān)系相對(duì)應(yīng) 門電路主要有 與門 或門 非門 與非門 或非門 異或門等 20 2 2分立元件基本邏輯門電路 20 2基本門電路及其組合 電平的高低一般用 1 和 0 兩種狀態(tài)區(qū)別 若規(guī)定高電平為 1 低電平為 0 則稱為正邏輯 反之則稱為負(fù)邏輯 若無(wú)特殊說(shuō)明 均采用正邏輯 1 0 高電平 低電平 1 二極管 與 門電路 1 電路 2 工作原理 輸入A B C全為高電平 1 輸出Y為 1 輸入A B C不全為 1 輸出Y為 0 0V 0V 3V 1 二極管 與 門電路 即 有 0 出 0 全 1 出 1 2 二極管 或 門電路 1 電路 0V 3V 3V 2 工作原理 輸入A B C全為低電平 0 輸出Y為 0 輸入A B C有一個(gè)為 1 輸出Y為 1 2 二極管 或 門電路 即 有 1 出 1 全 0 出 0 3 晶體管 非 門電路 0 1 1 電路 0 1 1 與非門電路 有 0 出 1 全 1 出 0 非 門 20 2 3基本邏輯門電路的組合 2 或非門電路 20 2 3基本邏輯門電路的組合 有 1 出 0 全 0 出 1 例 根據(jù)輸入波形畫(huà)出輸出波形 A B 有 0 出 0 全 1 出 1 有 1 出 1 全 0 出 0 A 3 與或非門電路 20 2 3基本邏輯門電路的組合 邏輯表達(dá)式 邏輯符號(hào) 20 3TTL門電路 三極管 三極管邏輯門電路 TTL門電路是雙極型集成電路 與分立元件相比 具有速度快 可靠性高和微型化等優(yōu)點(diǎn) 目前分立元件電路已被集成電路替代 下面介紹集成 與非 門電路的工作原理 特性和參數(shù) 20 3 1TTL 與非 門電路 1 電路 多發(fā)射極三極管 1 輸入全為高電平 1 3 6V 時(shí) 2 工作原理 4 3V T2 T5飽和導(dǎo)通 鉗位2 1V E結(jié)反偏 截止 負(fù)載電流 灌電流 輸入全高 1 輸出為低 0 1V 2 工作原理 1V T2 T5截止 負(fù)載電流 拉電流 2 輸入端有任一低電平 0 0 3V 輸入有低 0 輸出為高 1 流過(guò)E結(jié)的電流為正向電流 5V 與非 邏輯關(guān)系 與非 門 74LS00 74LS20管腳排列示意圖 1 電壓傳輸特性 輸出電壓UO與輸入電壓Ui的關(guān)系 3 TTL 與非 門特性及參數(shù) 電壓傳輸特性 測(cè)試電路 C D E 2 TTL 與非 門的參數(shù) 電壓傳輸特性 典型值3 6V 2 4V為合格 典型值0 3V 0 4V為合格 輸出高電平電壓UOH 輸出低電平電壓UOL 輸出高電平電壓UOH和輸出低電平電壓UOL UO V Ui V A B D E 低電平噪聲容限電壓UNL 保證輸出高電平電壓不低于額定值90 的條件下所允許疊加在輸入低電平電壓上的最大噪聲 或干擾 電壓 UNL UOFF UIL 允許疊加干擾 定量說(shuō)明門電路抗干擾能力 UOFF UOFF是保證輸出為額定高電平的90 時(shí)所對(duì)應(yīng)的最大輸入低電平電壓 0 9UOH 輸入低電平電壓UIL 輸入高電平電壓UIH 高電平噪聲容限電壓UNH 保證輸出低電平電壓的條件下所允許疊加在輸入高電平電壓上的最大噪聲 或干擾 電壓 UNH UIH UON 允許疊加干擾 定量說(shuō)明門電路抗干擾能力 UON是保證輸出為額定低電平時(shí)所對(duì)應(yīng)的最小輸入高電平電壓 UON 指一個(gè) 與非 門能帶同類門的最大數(shù)目 它表示帶負(fù)載的能力 對(duì)于TTL 與非 門NO 8 輸入高電平電流IIH和輸入低電平電流IIL 當(dāng)某一輸入端接高電平 其余輸入端接低電平時(shí) 流入該輸入端的電流 稱為高電平輸入電流IIH A 當(dāng)某一輸入端接低電平 其余輸入端接高電平時(shí) 流出該輸入端的電流 稱為低電平輸入電流IIL mA 扇出系數(shù)NO 1 0 當(dāng)某一輸入端接低電平 其余輸入端接高電平時(shí) 流出該輸入端的電流 稱為低電平輸入電流IIL mA 若要保證輸出為高電平 則對(duì)電阻值有限制RIIL UNL 平均傳輸延遲時(shí)間tpd tpd1 tpd2 TTL的tpd約在10ns 40ns 此值愈小愈好 輸入波形ui 輸出波形uO 20 3 2三態(tài)輸出 與非 門 1 1 電路 截止 20 3 2三態(tài)輸出 與非 門 0 1 電路 導(dǎo)通 當(dāng)控制端為低電平 0 時(shí) 輸出Y處于開(kāi)路狀態(tài) 也稱為高阻狀態(tài) 0高阻 表示任意態(tài) 20 3 2三態(tài)輸出 與非 門 功能表 可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào) 1 電路 20 3 3集電極開(kāi)路 與非 門電路 OC門 OC門的特點(diǎn) 1 輸出端可直接驅(qū)動(dòng)負(fù)載 2 幾個(gè)輸出端可直接相聯(lián) 0 0 2 幾個(gè)輸出端可直接相聯(lián) 1 線與 功能 20 5邏輯代數(shù) 邏輯代數(shù) 又稱布爾代數(shù) 它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具 雖然它和普通代數(shù)一樣也用字母表示變量 但變量的取值只有 0 1 兩種 分別稱為邏輯 0 和邏輯 1 這里 0 和 1 并不表示數(shù)量的大小 而是表示兩種相互對(duì)立的邏輯狀態(tài) 邏輯代數(shù)所表示的是邏輯關(guān)系 而不是數(shù)量關(guān)系 這是它與普通代數(shù)的本質(zhì)區(qū)別 1 常量與變量的關(guān)系 20 5 1邏輯代數(shù)運(yùn)算法則 2 邏輯代數(shù)的基本運(yùn)算法則 自等律 0 1律 重疊律 還原律 互補(bǔ)律 交換律 2 邏輯代數(shù)的基本運(yùn)算法則 普通代數(shù)不適用 證 結(jié)合律 分配律 A 1 1 反演律 列狀態(tài)表證明 對(duì)偶關(guān)系 將某邏輯表達(dá)式中的與 換成或 或 換成與 得到一個(gè)新的邏輯表達(dá)式 即為原邏輯式的對(duì)偶式 若原邏輯恒等式成立 則其對(duì)偶式也成立 證明 A AB A 20 5 2邏輯函數(shù)的表示方法 下面舉例說(shuō)明這四種表示方法 例 有一T形走廊 在相會(huì)處有一路燈 在進(jìn)入走廊的A B C三地各有控制開(kāi)關(guān) 都能獨(dú)立進(jìn)行控制 任意閉合一個(gè)開(kāi)關(guān) 燈亮 任意閉合兩個(gè)開(kāi)關(guān) 燈滅 三個(gè)開(kāi)關(guān)同時(shí)閉合 燈亮 設(shè)A B C代表三個(gè)開(kāi)關(guān) 輸入變量 Y代表燈 輸出變量 1 列邏輯狀態(tài)表 2 邏輯式 取Y 1 或Y 0 列邏輯式 用 與 或 非 等運(yùn)算來(lái)表達(dá)邏輯函數(shù)的表達(dá)式 1 由邏輯狀態(tài)表寫(xiě)出邏輯式 各組合之間是 或 關(guān)系 2 邏輯式 反之 也可由邏輯式列出狀態(tài)表 3 邏輯圖 20 5 3邏輯函數(shù)的化簡(jiǎn) 1 用 與非 門構(gòu)成基本門電路 2 應(yīng)用 與非 門構(gòu)成 或 門電路 1 應(yīng)用 與非 門構(gòu)成 與 門電路 由邏輯代數(shù)運(yùn)算法則 由邏輯代數(shù)運(yùn)算法則 3 應(yīng)用 與非 門構(gòu)成 非 門電路 4 用 與非 門構(gòu)成 或非 門 由邏輯代數(shù)運(yùn)算法則 例1 化簡(jiǎn) 2 應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn) 1 并項(xiàng)法 2 配項(xiàng)法 例3 化簡(jiǎn) 3 加項(xiàng)法 4 吸收法 吸收 例5 化簡(jiǎn) 吸收 吸收 吸收 吸收 3 應(yīng)用卡諾圖化簡(jiǎn) 卡諾圖 是與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖 每一小方格填入一個(gè)最小項(xiàng) 1 最小項(xiàng) 對(duì)于n輸入變量有2n種組合 其相應(yīng)的乘積項(xiàng)也有2n個(gè) 則每一個(gè)乘積項(xiàng)就稱為一個(gè)最小項(xiàng) 其特點(diǎn)是每個(gè)輸入變量均在其中以原變量和反變量形式出現(xiàn)一次 且僅一次 如 三個(gè)變量 有8種組合 最小項(xiàng)就是8個(gè) 卡諾圖也相應(yīng)有8個(gè)小方格 在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài) 2 卡諾圖 二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào) 2 卡諾圖 a 根據(jù)狀態(tài)表畫(huà)出卡諾圖 如 將輸出變量為 1 的填入對(duì)應(yīng)的小方格 為 0 的可不填 2 卡諾圖 b 根據(jù)邏輯式畫(huà)出卡諾圖 將邏輯式中的最小項(xiàng)分別用 1 填入對(duì)應(yīng)的小方格 如果邏輯式中最小項(xiàng)不全 可不填 如 注意 如果邏輯式不是由最小項(xiàng)構(gòu)成 一般應(yīng)先化為最小項(xiàng) 或按例7方法填寫(xiě) 3 應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù) 解 a 將取值為 1 的相鄰小方格圈成圈 b 所圈取值為 1 的相鄰小方格的個(gè)數(shù)應(yīng)為2n n 0 1 2 3 應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù) 解 三個(gè)圈最小項(xiàng)分別為 合并最小項(xiàng) 寫(xiě)出簡(jiǎn)化邏輯式 卡諾圖化簡(jiǎn)法 保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量 而消去相反變量 解 寫(xiě)出簡(jiǎn)化邏輯式 多余 例6 應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù) 1 2 解 寫(xiě)出簡(jiǎn)化邏輯式 1 例7 應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù) 1 20 6組合邏輯電路的分析與綜合 組合邏輯電路框圖 20 6 1組合邏輯電路的分析 1 由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式 2 運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換 3 列邏輯狀態(tài)表 4 分析邏輯功能 已知邏輯電路 確定 邏輯功能 分析步驟 例1 分析下圖的邏輯功能 1 寫(xiě)出邏輯表達(dá)式 2 應(yīng)用邏輯代數(shù)化簡(jiǎn) 反演律 反演律 3 列邏輯狀態(tài)表 邏輯式 1 寫(xiě)出邏輯式 例2 分析下圖的邏輯功能 化簡(jiǎn) 2 列邏輯狀態(tài)表 3 分析邏輯功能輸入相同輸出為 1 輸入相異輸出為 0 稱為 判一致電路 同或門 可用于判斷各輸入端的狀態(tài)是否相同 邏輯式 例3 分析下圖的邏輯功能 Y 1 B A C 1 0 1 A 設(shè) C 1 封鎖 打開(kāi) 選通A信號(hào) B Y 1 B A C 0 0 1 設(shè) C 0 封鎖 選通B信號(hào) 打開(kāi) 例3 分析下圖的邏輯功能 20 6 2組合邏輯電路的綜合 設(shè)計(jì)步驟如下 例1 設(shè)計(jì)一個(gè)三人 A B C 表決電路 每人有一按鍵 如果贊同 按鍵 表示 1 如不贊同 不按鍵 表示 0 表決結(jié)果用指示燈表示 多數(shù)贊同 燈亮為 1 反之燈不亮為 0 1 列邏輯狀態(tài)表 2 寫(xiě)出邏輯表達(dá)式 取Y 1 或Y 0 列邏輯式 3 用 與非 門構(gòu)成邏輯電路 在一種組合中 各輸入變量之間是 與 關(guān)系 各組合之間是 或 關(guān)系 三人表決電路 例2 設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器 要求 當(dāng)輸入變量A B C中有奇數(shù)個(gè)同時(shí)為 1 時(shí) 輸出為 1 否則為 0 用 與非 門實(shí)現(xiàn) 1 列邏輯狀態(tài)表 2 寫(xiě)出邏輯表達(dá)式 3 用 與非 門構(gòu)成邏輯電路 解 4 邏輯圖 Y C B A 0 1 0 1 0 例3 某工廠有A B C三個(gè)車間和一個(gè)自備電站 站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2 G1的容量是G2的兩倍 如果一個(gè)車間開(kāi)工 只需G2運(yùn)行即可滿足要求 如果兩個(gè)車間開(kāi)工 只需G1運(yùn)行 如果三個(gè)車間同時(shí)開(kāi)工 則G1和G2均需運(yùn)行 試畫(huà)出控制G1和G2運(yùn)行的邏輯圖 設(shè) A B C分別表示三個(gè)車間的開(kāi)工狀態(tài) 開(kāi)工為 1 不開(kāi)工為 0 G1和G2運(yùn)行為 1 不運(yùn)行為 0 1 根據(jù)邏輯要求列狀態(tài)表 首先假設(shè)邏輯變量 邏輯函數(shù)取 0 1 的含義 邏輯要求 如果一個(gè)車間開(kāi)工 只需G2運(yùn)行即可滿足要求 如果兩個(gè)車間開(kāi)工 只需G1運(yùn)行 如果三個(gè)車間同時(shí)開(kāi)工 則G1和G2均需運(yùn)行 開(kāi)工 1 不開(kāi)工 0 運(yùn)行 1 不運(yùn)行 0 1 根據(jù)邏輯要求列狀態(tài)表 2 由狀態(tài)表寫(xiě)出邏輯式 或由卡圖諾可得相同結(jié)果 3 化簡(jiǎn)邏輯式可得 4 用 與非 門構(gòu)成邏輯電路 5 畫(huà)出邏輯圖 20 7加法器 20 7 1二進(jìn)制 十進(jìn)制 0 9十個(gè)數(shù)碼 逢十進(jìn)一 在數(shù)字電路中 常用的組合電路有加法器 編碼器 譯碼器 數(shù)據(jù)分配器和多路選擇器等 下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu) 工作原理和使用方法 在數(shù)字電路中 為了把電路的兩個(gè)狀態(tài) 1 態(tài)和 0 態(tài) 與數(shù)碼對(duì)應(yīng)起來(lái) 采用二進(jìn)制 二進(jìn)制 0 1兩個(gè)數(shù)碼 逢二進(jìn)一 20 7加法器 加法器 實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路 進(jìn)位 不考慮低位來(lái)的進(jìn)位 要考慮低位來(lái)的進(jìn)位 20 7 1半加器 半加 實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加 不考慮來(lái)自低位的進(jìn)位 邏輯符號(hào) 半加器 半加器邏輯狀態(tài)表 邏輯表達(dá)式 20 7 2全加器 全加 實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加 且考慮來(lái)自低位的進(jìn)位 邏輯符號(hào) 全加器 1 列邏輯狀態(tài)表 2 寫(xiě)出邏輯式 20 8編碼器 把二進(jìn)制碼按一定規(guī)律編排 使每組代碼具有一特定的含義 稱為編碼 具有編碼功能的邏輯電路稱為編碼器 n位二進(jìn)制代碼有2n種組合 可以表示2n個(gè)信息 要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足2n N 20 8 1二進(jìn)制編碼器 將輸入信號(hào)編成二進(jìn)制代碼的電路 2n個(gè) n位 1 分析要求 輸入有8個(gè)信號(hào) 即N 8 根據(jù)2n N的關(guān)系 即n 3 即輸出為三位二進(jìn)制代碼 例 設(shè)計(jì)一個(gè)編碼器 滿足以下要求 1 將I0 I1 I78個(gè)信號(hào)編成二進(jìn)制代碼 2 編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼 不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效 3 設(shè)輸入信號(hào)高電平有效 解 2 列編碼表 3 寫(xiě)出邏輯式并轉(zhuǎn)換成 與非 式 Y2 I4