VHDL八位數(shù)碼管頻率計(jì)課程設(shè)計(jì).doc

一、課程設(shè)計(jì)要求設(shè)計(jì)一個8位數(shù)碼管顯示的頻率計(jì)（頻率分辨率為1Hz）。二、總體結(jié)構(gòu)框圖圖1 總體結(jié)構(gòu)框圖三、課程設(shè)計(jì)原理在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多點(diǎn)參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得尤為重要。測量頻率的方法有很多種，其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。數(shù)字式頻率計(jì)的測量原理有兩類：一是直接測頻法，即在一定的閘門時(shí)間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即周期法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過改變計(jì)數(shù)閥門的時(shí)間長短以達(dá)到不同的測量精度；間接測頻法適用于低頻信號的頻率測量。本次課程設(shè)計(jì)中使用的是直接測頻法，即用計(jì)數(shù)器在計(jì)算機(jī)1s內(nèi)輸入信號周期的個數(shù)，其測頻范圍為0Hz-99999999Hz。四、器件的選擇1、裝有QuartusII軟件的計(jì)算機(jī)一臺。2、芯片：本實(shí)驗(yàn)板中為EP芯片。3、EDA實(shí)驗(yàn)箱一個。4、下載接口是數(shù)字芯片的下載接口（JTAG）主要用于FPGA芯片的數(shù)據(jù)下載。5、時(shí)鐘源。五、功能模塊和信號仿真圖以及源程序(1) 系統(tǒng)時(shí)鐘分頻及控制的功能模塊圖及其源程序 圖2 功能模塊圖作用：將試驗(yàn)箱上的50MHz的晶振分頻，輸出CLOCK為數(shù)碼管提供1kHz的動態(tài)掃描頻率。CNT_EN輸出為0.05s的信號，對頻率計(jì)中的32位十進(jìn)制計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制，當(dāng)TSTEN高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計(jì)數(shù)器在前一秒的計(jì)數(shù)值鎖存進(jìn)鎖存器REG32B中，并由外部的十進(jìn)制7段數(shù)碼管顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有一個清零信號RST_CNT對計(jì)數(shù)器進(jìn)行清零，為下一秒的計(jì)數(shù)操作做準(zhǔn)備。該模塊的信號仿真圖如下：圖3 仿真波形圖源程序如下：-分頻library ieee;use ieee.std_logic_1164.all;entity fdivwangzheng isport(clk0:in std_logic; -輸入系統(tǒng)時(shí)鐘 clk1:out std_logic; -輸出1hz時(shí)鐘信號 clk2:out std_logic); -輸出顯示掃描時(shí)鐘信號 end fdivwangzheng;architecture a of fdivwangzheng isbegin p1:process(clk0)variable cnt:integer range 0 to 49999999; -分頻系數(shù)為24999999variable ff:std_logic;beginif clk0event and clk0=1 thenif cnt49999999 thencnt:=cnt+1;elsecnt:=0;ff:=not ff; -反向end if;end if;clk1=ff;end process p1;p2:process(clk0) variable cnn:integer range 0 to 999; -分頻系數(shù)為499variable dd:std_logic;beginif clk0event and clk0=1 thenif cnn999 thencnn:=cnn+1;elsecnn:=0;dd:=not dd; -反向end if;end if;clk2=dd;end process p2;end a;-測頻控制器(testctl.vhd)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTLwanzheng IS PORT ( CLKK : IN STD_LOGIC; - 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwanzheng IS SIGNAL DIV2CLK : STD_LOGIC;BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN DIV2CLK = NOT DIV2CLK; END IF; END PROCESS; PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT = 1; ELSE RST_CNT = 0; END IF; END PROCESS; LOAD = NOT DIV2CLK ; CNT_EN = DIV2CLK;END behav;(2) 十進(jìn)制計(jì)數(shù)器的功能模塊圖及其源程序圖4 功能模塊圖作用：當(dāng)使能端為高電平，清零端為低電平時(shí)，實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)功能。第一個CNT10計(jì)數(shù)輸出CQ=9時(shí)，下一秒時(shí)鐘上升沿到來時(shí)，將產(chǎn)生一個CARRY_OUT信號作為下一個CNT10的時(shí)鐘信號，同時(shí)CQ清零，依次遞推到8個CNT10。當(dāng)清零端為低電平，使能端為低電平時(shí)停止計(jì)數(shù)。當(dāng)清零端為高電平時(shí)，計(jì)數(shù)器清零。該模塊的信號仿真圖如下：圖5 仿真波形圖源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ : OUT INTEGER RANGE 0 TO 9; CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI: INTEGER RANGE 0 TO 9;BEGINPROCESS(CLR,CLK,ENA)BEGINIF(CLR=1) THEN CQI=0;ELSIF(CLKEVENT AND CLK=1) THEN IF(ENA=1) THEN IF(CQI=9) THEN CQI=0; CARRY_OUT=1; ELSE CQI=CQI+1; CARRY_OUT=0; END IF; END IF;END IF;END PROCESS;CQ=CQI;END behav;(3) 32位鎖存器的功能模塊圖及其源程序圖6 功能模塊圖實(shí)現(xiàn)方式：LOAD信號上升沿到來時(shí)將對輸入到內(nèi)部的CNT10計(jì)數(shù)信號進(jìn)行鎖存。作用：鎖存信號，并將結(jié)果輸出給SELTIME。該模塊的信號仿真圖如下：圖7 仿真波形圖源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0 );END ENTITY REG32B;ARCHITECTURE behav OF REG32B ISBEGIN PROCESS(LOAD,DIN) ISBEGIN IF LOADEVENT AND LOAD=1 THEN DOUT=DIN; END IF;END PROCESS;END ARCHITECTURE behav;(4) 數(shù)碼管掃描的功能模塊圖及其源程序圖8 功能模塊圖作用：鎖存信號輸出DIN31.0，然后由SELTIME進(jìn)行掃描輸出，當(dāng)SEL為”000”時(shí)選通第一個CNT10，輸出到LED7進(jìn)行譯碼輸出。依次類推。該模塊的信號仿真圖如下：圖9 仿真波形圖源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SELTIME ISPORT( CLK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END SELTIME;ARCHITECTURE behav OF SELTIME ISSIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN IF(SEC=111) THEN SEC=000; ELSE SECDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTNULL;END CASE;END PROCESS;SELDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6) 3-8譯碼器的功能模塊圖及其源程序圖12 功能模塊圖作用：利用3-8譯碼器將數(shù)碼管的位選信號選通。該模塊的信號仿真圖如下：圖13 仿真波形圖源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS138 IS PORT(Q: IN STD_LOGIC_VECTOR(2 DOWNTO 0); D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); dp:OUT STD_LOGIC);END LS138;ARCHITECTURE behav OF LS138 ISBEGIN WITH Q SELECT D=11111110 WHEN 000,11111101 WHEN 001,11111011 WHEN 010,11110111 WHEN 011,11101111 WHEN 100,11011111 WHEN 101,10111111 WHEN 110,01111111 wHEN 111,11111111 WHEN OTHERS;WITH Q SELECT dp=1 WHEN 001,0 WHEN OTHERS;END behav;6、 頂層模塊圖圖14 總體設(shè)計(jì)頂層模塊圖其中8個十進(jìn)制計(jì)數(shù)器模塊JSQ的底層模塊圖如圖15所示：圖15 計(jì)數(shù)器模塊原理圖 本次課程設(shè)計(jì)的時(shí)鐘信號由試驗(yàn)箱上面的5MHz的晶振提供，經(jīng)過系統(tǒng)時(shí)鐘和控制模塊后分別產(chǎn)生0.05Hz和10kHz的脈沖信號0.05Hz的脈沖信號十進(jìn)制計(jì)數(shù)器的使能信號，使計(jì)數(shù)器統(tǒng)計(jì)出待測信號在1s脈寬之間的脈沖數(shù)目。再由計(jì)數(shù)模塊將測得的信號傳送給數(shù)碼管顯示部分，通過譯碼模塊產(chǎn)生可以在數(shù)碼管上顯示的BCD碼。而1kHz是作為數(shù)碼管動態(tài)掃描的頻率，由于人的視覺暫留現(xiàn)象，頻率較高時(shí)，數(shù)碼管看起來就是連續(xù)發(fā)光。本設(shè)計(jì)中使個位顯示為數(shù)碼管的小數(shù)點(diǎn)后面一位，由此實(shí)現(xiàn)了頻率分辨率為1Hz的頻率計(jì)設(shè)計(jì)。結(jié)論EDA技術(shù)是電子設(shè)計(jì)的發(fā)展趨勢，利用EDA工具可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作。EDA工具從數(shù)字系統(tǒng)設(shè)計(jì)的單一領(lǐng)域，發(fā)展到今天，應(yīng)用范圍己涉及模擬、微波等多個領(lǐng)域，可以實(shí)現(xiàn)各個領(lǐng)域電子系統(tǒng)設(shè)計(jì)的測試、設(shè)計(jì)仿真和布局布線等，這些都是我在這次課設(shè)中深刻體會到的。經(jīng)過這次課程設(shè)計(jì)，讓我真正認(rèn)識了EDA這門學(xué)科，了解到這種方式下的設(shè)計(jì)方案，硬件電路簡潔，集成度高，體現(xiàn)了當(dāng)今社會所需的先進(jìn)技術(shù)，日后必定在有著廣闊的發(fā)展空間。通過這次對EDA課程設(shè)計(jì)的進(jìn)一步操作，能更好的在Quartus II上進(jìn)行VHDL程序的編譯及各個模塊的仿真，雖然在實(shí)際操作過程中由于粗心造成了程序的缺失和錯誤，但都在老師和同學(xué)的幫助下一一解決了。很好地鞏固了我們學(xué)過的專業(yè)知識，使我對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識，同時(shí)對數(shù)據(jù)庫軟件EDA技術(shù)、VHDL等系列知識都有了一定的了解。使用EDA技術(shù)開發(fā)頁面的能力也有了很大提高，也使我們把理論與實(shí)踐從真正意義上相結(jié)合了起來；考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力。在這次課程設(shè)計(jì)中，雖然應(yīng)用的都是在書本上學(xué)過的知識，但是只有應(yīng)用到實(shí)際中才算真正的學(xué)懂了這些知識。本次數(shù)字頻率計(jì)的涉及到了VHDL語言、Quartus II軟件，EDA技術(shù)等。涉及了微機(jī)原理和EDA所學(xué)的大部分內(nèi)容