大規(guī)模集成電路教案.docVIP

教 師 教 案（2012 2013學(xué)年第 1 學(xué)期)課 程 名 稱：大規(guī)模集成電路設(shè)計(jì)與應(yīng)用授 課 學(xué) 時(shí)：32授 課 班 級：2010任 課 教 師：蔡世民教 師 職 稱：副教授教師所在學(xué)院：計(jì)算機(jī)科學(xué)與工程學(xué)院電子科技大學(xué)教務(wù)處課程名稱大規(guī)模集成電路設(shè)計(jì)與應(yīng)用授課專業(yè)計(jì)算機(jī)班級2010課程編號修課人數(shù)140課程類型必修公共基礎(chǔ)課( )；學(xué)科基礎(chǔ)課( )；專業(yè)核心課( )選修專業(yè)選修( )；任選課（ ）；公選課( )；理論課( )；實(shí)踐課( )授課方式課堂講授為主（ ）；實(shí)驗(yàn)為主（ ）；自學(xué)為主（ ）；專題討論為主（ ）；其他：是否采用多媒體授課考核方式及成績構(gòu)成考 試( )考 查( )成績構(gòu)成及比例：書面考試70%、半期考試（10%）平時(shí)考勤+作業(yè)（5%）、實(shí)驗(yàn)（15%）是否采用雙語教學(xué)學(xué)時(shí)分配講授32學(xué)時(shí)；實(shí)驗(yàn)16 學(xué)時(shí)；上機(jī) 學(xué)時(shí)；習(xí)題 學(xué)時(shí)；課程設(shè)計(jì) 學(xué)時(shí)名稱作者出版社及出版時(shí)間教材1. 大規(guī)模集成電路原理與設(shè)計(jì)2. 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)-復(fù)雜數(shù)字邏輯系統(tǒng)的verVerilog HDL設(shè)計(jì)技術(shù)和方法甘學(xué)溫夏宇聞機(jī)械工業(yè)出版社2010年1月高等教育出版社2001年2月參考書目1、可編程邏輯器件 PLD 基本原理 設(shè)計(jì)技術(shù) 應(yīng)用實(shí)例2、超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論3、集成電路設(shè)計(jì)4、Verilog HDL實(shí)用教程丁嘉種 劉鳳山 馬琪 崔茂東蔡懿慈 周強(qiáng)葉以正 來逢昌張明學(xué)苑出版社2008年4月清華大學(xué)出版社2005年1月電子科技大學(xué)出版社2008年2月授課時(shí)間第 1 周第9 周第一章 VLSI概論授課課時(shí) 3學(xué)時(shí)一、教學(xué)內(nèi)容及要求教學(xué)內(nèi)容：1、集成電路的發(fā)展史；2、摩爾定理；3、集成電路的分類4、集成電路設(shè)計(jì)的產(chǎn)業(yè)鏈；5、集成電路設(shè)計(jì)方法要求通過本章學(xué)習(xí)，學(xué)生應(yīng)：掌握：設(shè)計(jì)層次、表示方式、設(shè)計(jì)流程；理解：集成電路的設(shè)計(jì)方法學(xué)；了解：集成電路的發(fā)展史。二、教學(xué)重點(diǎn)、難點(diǎn)及解決辦法重點(diǎn)：本章的重點(diǎn)是集成電路的基本概念及其設(shè)計(jì)方法等，具體包括1、摩爾定理2、集成電路的分類3、集成電路設(shè)計(jì)方法學(xué)難點(diǎn)：集成電路設(shè)計(jì)的完整性，學(xué)生剛接觸比較陌生三、教學(xué)設(shè)計(jì)結(jié)合當(dāng)前的微處理芯片的發(fā)展和現(xiàn)代工藝，有條理的向?qū)W生介紹集成電路的基本概念以及設(shè)計(jì)方法1、 激發(fā)學(xué)生的積極性，讓學(xué)生相信這門課很有用；2、 剛開始上課時(shí)可適當(dāng)放慢，讓學(xué)生適應(yīng)；3、 要鼓勵(lì)學(xué)生不要因?yàn)榍捌谡n程沒有學(xué)好而產(chǎn)生恐懼心理。四、作業(yè)1、集成電路是哪一年有誰發(fā)明的2、諾伊斯對集成電路的主要貢獻(xiàn)是什么3、MOS場效應(yīng)管是哪年出現(xiàn)的？4、集成電路的發(fā)展規(guī)律是由誰總結(jié)提出來的，具體規(guī)律是什么5、敘述集成電路的層次設(shè)計(jì)步驟五、參考資料1、超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論2、Intel公司的發(fā)展歷史六、教學(xué)后記第二章 VLSI制造工藝與版圖設(shè)計(jì)授課時(shí)數(shù)：4學(xué)時(shí)一、教學(xué)內(nèi)容及要求教學(xué)內(nèi)容：1、半導(dǎo)體材料 2、集成電路工藝流程 3、集成電路中的元件 4、版圖設(shè)計(jì)基礎(chǔ) 要求通過本章學(xué)習(xí)，學(xué)生應(yīng)：掌握：集成電路工藝流程理解：集成電路中的元件，版圖設(shè)計(jì)基礎(chǔ)了解：半導(dǎo)體材料 二、教學(xué)重點(diǎn)與難點(diǎn)重點(diǎn)：本章的重點(diǎn)是集成電路制造流程、元器件和基本的版圖設(shè)計(jì)，包括1、集成電路平面工藝基礎(chǔ)2、CMOS集成電路的設(shè)計(jì)流程3、集成電路的有源元件和無源元件4、版圖設(shè)計(jì)的規(guī)則難點(diǎn)：集成的制造的工藝流程，比較抽象化，學(xué)生無法直觀的了解的實(shí)際流程。三、教學(xué)設(shè)計(jì) 圖例和課程講述相結(jié)合的介紹集成電路的制造工藝流程及元器件的結(jié)構(gòu)、性能等。四、作業(yè) 1、集成電路的加工有哪些基本工藝？2、簡述光刻工藝過程及作用3、簡述雙阱CMOS集成電路工藝加工過程？4、MOS晶體管格式什么類型？5、版圖設(shè)計(jì)的過程分為那幾步？6、設(shè)MOS電路中某層的電阻率=1cm,該層厚度是1m,試計(jì)算：（1）有這層材料制作的長度為55m、寬度為5m的電阻值（2）若使用方塊電阻的概念，計(jì)算該材料的方塊電阻值？五、參考資料1、超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論2、集成電路設(shè)計(jì)六、教學(xué)后記第三章 器件設(shè)計(jì)技術(shù) 授課時(shí)數(shù)：5學(xué)時(shí)一、教學(xué)內(nèi)容及要求教學(xué)內(nèi)容：1、 MOS晶體管的工作原理2、 MOS晶體管的直流特性l NMOS管的電流-電壓特性l PMOS管的電流-電壓特性3、 COMS反相器的直流特性要求通過本章學(xué)習(xí)，學(xué)生應(yīng)：掌握：MOS管的直流特性，COMS反相器的直流特性理解：MOS晶體管的工作原理二、教學(xué)重點(diǎn)與難點(diǎn)重點(diǎn)： 本章的重點(diǎn)是MOS晶體管的工作原理及其直流特性、反相器直流特性包括：1、半導(dǎo)體場效應(yīng)2、MOS管工作四個(gè)區(qū)域3、MOS管的伏安特性4、反相器的組成類型5、CMOS反相器的直流特性難點(diǎn)：1、在不同柵極電壓輸如情況上理解MOS管的工作原理如溝道導(dǎo)通和工作區(qū)域；2、MOS管的伏安特性計(jì)算；3、反相器的直流特性計(jì)算。三、教學(xué)設(shè)計(jì)圖例和課程講述相結(jié)合的介紹集CMOS集成電路的器件計(jì)算。四、作業(yè)1、說明MOS管的工作原理2、寫出NMOS管的電流-電壓方程3、MOS晶體管從工作原理上類別，畫出其符號和輸出特性曲線及轉(zhuǎn)移特性曲線4、MOS反相器有哪些種類？說明每種反相器的特性。五、參考資料 1、超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論六、教學(xué)后記第4章 Verilog HDL建模與仿真授課時(shí)數(shù)9學(xué)時(shí)一、教學(xué)內(nèi)容及要求教學(xué)內(nèi)容：1、VERILOG HDL的基本語法 l Verilog HDL的抽象級別和功能 l 簡單的Verilog HDL模塊 l Verilog HDL的數(shù)據(jù)類型、常量、變量 l Verilog HDL的運(yùn)算符與表達(dá)式 l Verilog HDL的基本語句 l Verilog HDL程序的結(jié)構(gòu)說明語句 l Verilog HDL的系統(tǒng)函數(shù)和任務(wù) l Verilog HDL的編譯預(yù)處理 2、 不同抽象級別的Verilog HDL模型 l 門級結(jié)構(gòu)描述l 行為描述建模l 行為描述建模實(shí)例 3、有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog HDL l 有限狀態(tài)機(jī)、類型l 可綜合風(fēng)格Verilog HDL模塊實(shí)例要求通過本章學(xué)習(xí)，學(xué)生應(yīng)：掌握：1、Verilog HDL的抽象級別和功能、數(shù)據(jù)類型、運(yùn)算符、表達(dá)式、基本的語句、Verilog HDL常用的系統(tǒng)任務(wù)和函數(shù)、編譯預(yù)處理；2、程序的結(jié)構(gòu)說明語句，會寫簡單的任務(wù)和函數(shù)；3、簡單程序的編寫和能看懂簡單的程序；4、Verilog HDL門級結(jié)構(gòu)描述，Verilog HDL的行為描述的程序設(shè)計(jì)；5、有限狀態(tài)機(jī)的概念、類型，并會編寫一些簡單有限狀態(tài)機(jī)程序。理解：1、 Verilog基本語法2、 門結(jié)構(gòu)描述方法；3、 有限狀態(tài)機(jī)模型的設(shè)計(jì)方法。了解：1、Verilog HDL簡單模塊。二、教學(xué)重點(diǎn)與難點(diǎn)重點(diǎn)：本章的重點(diǎn)是硬件描述語言的定義、概念，硬件描述語言設(shè)計(jì)的優(yōu)缺點(diǎn)及一些基本術(shù)語，Verilog HDL程序的基本組成，程序的基本結(jié)構(gòu)，基本語法，會編寫、會看懂簡單的程序，以及改正程序中的基本錯(cuò)誤，Verilog HDL門級結(jié)構(gòu)描述，Verilog HDL的行為描述的簡單程序設(shè)計(jì)，具體包括：1、 硬件描述語言的定義，設(shè)計(jì)過程；2、Verilog HDL的抽象級別；3、Verilog HDL的數(shù)據(jù)類型、常量、變量；4、Verilog HDL的運(yùn)算符與表達(dá)式；5、Verilog HDL的基本語句；6、Verilog HDL程序的結(jié)構(gòu)及組成。7、基本門級結(jié)構(gòu)描述的應(yīng)用、編程；8、簡單的行為描述的程序設(shè)計(jì)、編程；9、有限狀態(tài)機(jī)的概念、類型Mealy型、Moore型；10、會讀懂程序、會改正程序中的錯(cuò)誤；11、會寫一些簡單的程序，并且程序要完整。難點(diǎn)：1、Verilog HDL的抽象級別；2、Verilog HDL程序的結(jié)構(gòu)及組成。3、簡單的行為描述的程序設(shè)計(jì)、編程；4、有限狀態(tài)機(jī)的概念、類型Mealy型、Moore型；5、會讀懂程序、會改正程序中的錯(cuò)誤；6、會寫一些簡單的程序，并且程序要完整。三、教學(xué)設(shè)計(jì)這一章的內(nèi)容可分為三個(gè)部分：第一部分可和前期課程內(nèi)容作對比，如高級語言程序設(shè)計(jì)，因?yàn)樗麄冊谡Z法上、在形式上有許多相同的地方，這樣既可對前期課程進(jìn)行復(fù)習(xí)，也利于本課程的理解，同時(shí)也要注意由于本門課程關(guān)于硬件描述語言的，他們在執(zhí)行上和其它高級語言的區(qū)別。可能因?yàn)榍捌趯W(xué)了幾門語言，但因掌握、理解不深入、再加上本身可能沒有學(xué)好，或前期實(shí)驗(yàn)還沒來得及開，經(jīng)常將其它語言的語法、運(yùn)算符、程序結(jié)構(gòu)寫到本課程里，因此教學(xué)時(shí)要特別注意，多舉例，多次重復(fù)。第二部分內(nèi)容可和前期課程內(nèi)容作對比，如數(shù)字邏輯設(shè)計(jì)、高級語言編程設(shè)計(jì)，因?yàn)樗麄冊诟拍钌?、在形式上有許多相同的地方，這樣既可對前期課程進(jìn)行復(fù)習(xí)，也利于本課程的理解，由于綜合的國際標(biāo)準(zhǔn)尚未形成，也在不斷的發(fā)展中，因此在寫程序時(shí)要注意。由于綜合的國際標(biāo)準(zhǔn)尚未形成，也在不斷的發(fā)展中，因此在寫程序時(shí)要注意并不是所有的語句都是可綜合的，一定要注意哪些語句是可綜合的，哪些目前還不能綜合，并且寫程序是不要僅局限于功能的實(shí)現(xiàn)，還要注意資源開銷和性能。 第三部分要和其它課程的相關(guān)概念進(jìn)行比較、分析，尤其是數(shù)字邏輯設(shè)計(jì)，同時(shí)要會畫一些簡單的電路圖、邏輯符號圖?？赡芡瑢W(xué)們前期課程數(shù)字邏輯設(shè)計(jì)、高級語言程序設(shè)計(jì)學(xué)得不太好，或還沒有做實(shí)驗(yàn)、編程很少，可能在涉及一些硬件知識、編程技巧方面要特別注意。四、作業(yè)1、什么是硬件描述語言？它的主要作用是什么？2、采用硬件描述語言設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？有什么缺點(diǎn)？3、Verilog HDL中的數(shù)字可以出現(xiàn)哪些值？相應(yīng)代表的是什么樣的物理意義？4、Verilog HDL中有哪幾種數(shù)據(jù)類型？它們各代表什么意義？5、用行為描述完成一個(gè)七段數(shù)碼管顯示的譯碼電路的設(shè)計(jì)。6、完成一個(gè)移位寄存器的設(shè)計(jì)，要求有同步清零功能。7、Verilog HDL的模型共有哪些類型（級別）？8、什么是綜合？是否任何符合語法的Verilog HDL程序都可以綜合？9、綜合后生成的是不是真實(shí)的電路？若不是，還需要哪些步驟才能真正變?yōu)榫唧w的電路？10、對同一條線，是否允許由多個(gè)連續(xù)賦值語句對它進(jìn)行賦值？對一個(gè)寄存器變量，是否允許在同一時(shí)刻有多個(gè)過程賦值語句對它進(jìn)行賦值？11. 綜合實(shí)例設(shè)設(shè)計(jì)一個(gè)簡易計(jì)算器。五、參考資料1、從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)-復(fù)雜數(shù)字邏輯系統(tǒng)的verVerilog HDL設(shè)計(jì)技術(shù)和方法2、Verilog HDL實(shí)用教程；六、教學(xué)后記 第5章 系統(tǒng)設(shè)計(jì)方法與實(shí)現(xiàn)技術(shù)授課時(shí)數(shù)：11學(xué)時(shí)一、教學(xué)內(nèi)容及要求教學(xué)內(nèi)容：1、系統(tǒng)設(shè)計(jì)方法 2、門陣列實(shí)現(xiàn)技術(shù)3、標(biāo)準(zhǔn)單元實(shí)現(xiàn)技術(shù)4、PLD/FPGA實(shí)現(xiàn)實(shí)現(xiàn)技術(shù) l PLD/FPGA技術(shù)的發(fā)展及應(yīng)用l PLD/FPGA的基本設(shè)計(jì)方法與流程l PLD器件及其分類l PLD/FPGA結(jié)構(gòu)和原理l PLD/FPGA器件編程綜合設(shè)計(jì)實(shí)例5、系統(tǒng)芯片SOC實(shí)現(xiàn)技術(shù)要求通過本章學(xué)習(xí)，學(xué)生應(yīng)：掌握：FPGA綜合設(shè)計(jì)實(shí)例 理解：1、標(biāo)準(zhǔn)單元實(shí)現(xiàn)技術(shù) 2、PLD/FPGA的基本設(shè)計(jì)方法與流程 3、PLD/FPGA結(jié)構(gòu)與原理4、PLD/FPGA器件編程了解：1、系統(tǒng)設(shè)計(jì)方法2、門陣列、宏單元陣列3、PLD/FPGA技術(shù)的發(fā)展及應(yīng)用4、PLD器件及其分類二、教學(xué)重點(diǎn)與難點(diǎn)重點(diǎn)：本章的重點(diǎn)是數(shù)字集成電路的系統(tǒng)級設(shè)計(jì)方法和實(shí)現(xiàn)技術(shù)的介紹，包括：1、 依托于集成電路設(shè)計(jì)結(jié)構(gòu)化思想的系統(tǒng)設(shè)計(jì)方法2、 介紹門陣列的母片結(jié)構(gòu)設(shè)計(jì)及門陣列、宏單元和門海的實(shí)現(xiàn)技術(shù)3、 介紹基于標(biāo)準(zhǔn)庫單元的標(biāo)準(zhǔn)單元設(shè)計(jì)模式4、 如理理解基于ISE的PLD/FPGA的基本設(shè)計(jì)方法與流程5、 PLD/FPGA的結(jié)構(gòu)與原理、器件編程綜合設(shè)計(jì)實(shí)例6、 介紹基于三大技術(shù)的SoC的設(shè)計(jì)方法及其相關(guān)問題難點(diǎn)：1、門陣列設(shè)計(jì)模式、標(biāo)準(zhǔn)單元設(shè)計(jì)模式和可編程邏輯器件設(shè)計(jì)模式的差別2、理解基于ISE的FPGA的設(shè)計(jì)流程及其相關(guān)的實(shí)驗(yàn)環(huán)境3、FPGA的查詢表結(jié)構(gòu)以及其組成結(jié)構(gòu)4、基于FPGA的編程綜合設(shè)計(jì)實(shí)例5、SoC的驗(yàn)證技術(shù)及超深亞微米工藝技術(shù)考慮的物理制約條件三、教學(xué)設(shè)計(jì)這一章的內(nèi)容總體介紹系統(tǒng)級的數(shù)字集成電路系統(tǒng)的設(shè)計(jì)方法和實(shí)現(xiàn)技術(shù)，根據(jù)設(shè)計(jì)模式研究內(nèi)容可以分為三個(gè)部分：第一部分內(nèi)容是基于母片結(jié)構(gòu)設(shè)計(jì)模式的門陣列、宏單元和門海，以及基于標(biāo)準(zhǔn)單元庫的設(shè)計(jì)模式，它們都是屬于半定制設(shè)計(jì)方式；第二部分內(nèi)容是基于可編程邏輯器件的設(shè)計(jì)模式，相比于前面敘述的半定制方式，它已經(jīng)是完成全部工藝的器件，只需要進(jìn)行編程實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)；第三部分內(nèi)容是基于軟硬件協(xié)同設(shè)計(jì)、IP核和復(fù)用技術(shù)和超深亞微米集成電路工藝的SoC系統(tǒng)設(shè)計(jì)。對于三種設(shè)計(jì)模式進(jìn)行對比分析，比較他們的異同。課程講述將采用圖例和文字相結(jié)合的方式，有條件的安排學(xué)生在實(shí)驗(yàn)室進(jìn)行相關(guān)課程內(nèi)容的綜合設(shè)計(jì)，比如FPGA綜合設(shè)計(jì)實(shí)例等。四、作業(yè)1、講述