數(shù)字邏輯習(xí)題

1 分析下圖所示邏輯電路 其中 S3 S2 S1 S0 為控制輸入端 列出真值表 說明 F 與 A B 的關(guān)系 F1 10 SBBSA F2 32 SBAABS F F1F2 10 SBBSA A A B A B 0 0 0 0 1 1 0 1 1 F1S1 S0 1 A B A B A 0 0 0 1 1 0 1 1 F2S3 S2 F1 F1 F1 F1 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 A A B A B 0 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 A A B A B 0 0 0 0 1 1 0 1 1 F1S1 S0 A A B A B 0 0 0 0 1 1 0 1 1 F1S1 S0 1 A B A B A 0 0 0 1 1 0 1 1 F2S3 S2 1 A B A B A 0 0 0 1 1 0 1 1 F2S3 S2 F1 F1 F1 F1 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 F1 F1 F1 F1 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 A A B A B 0 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 A A B A B 0 0 0 0 1 1 0 1 1 F F1F2S3 S2 S1 S0 9 用紅 黃 綠三個(gè)指示燈表示三臺設(shè)備的工作情況 綠燈亮表示全部正常 紅燈 亮表示有一臺不正常 黃燈亮表示有兩臺不正常 紅 黃燈全亮表示三臺都不正常 列出控制電路真值表 并選出合適的集成電 路來實(shí)現(xiàn) 解 設(shè) 三臺設(shè)備分別為 A B C 1 表示有故障 0 表示無故障 紅 黃 綠燈分別為 Y1 Y2 Y3 1 表示燈亮 0 表示燈滅 據(jù)題意列出真值表如下 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y1 Y2 Y3A B C 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y1 Y2 Y3A B C 于是得 CBACBAY CBABCY CBAY 3 2 1 10 用兩片雙四選一數(shù)據(jù)選擇器和與非門實(shí)現(xiàn)循環(huán)碼至 8421BCD 碼轉(zhuǎn)換 解 1 函數(shù)真值表 卡諾圖如下 2 畫邏輯圖 11 用一片 74LS148 和與非門實(shí)現(xiàn) 8421BCD 優(yōu)先編碼器 Y0 0 1 2 3 4 5 6 7 EN Y0 8 3優(yōu)先編碼器 Y1 Y2 ST I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y1 Y2 Y3 Y0 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 EN Y0 8 3優(yōu)先編碼器 Y1 Y2 STST I0I0 I1I1 I2I2 I3I3 I4I4 I5I5 I6I6 I7I7 I8I8 I9I9 Y1 Y2 Y3 18 設(shè)計(jì)一個(gè)血型配比指示器 解 用 XY 表示供血者代碼 MN 表示受血者代碼 代碼設(shè)定如下 XY 00 A 型 MN 00 A 型 01 B 型 01 B 型 10 AB 型 10 AB 型 11 O 型 11 O 型 1 10 0 0 01 1 1 10 0 0 01 1 0 01 1 1 10 0 1 10 0 0 01 1 0 01 1 0 01 1 1 10 0 0 01 1 1 10 0 1 10 0 1 10 0 1 10 0 0 0 0 00 0 0 0 0 0 0 00 0 1 1 0 0 0 01 1 0 0 0 0 0 01 1 1 1 0 0 1 10 0 0 0 0 0 1 10 0 1 1 0 0 1 11 1 0 0 0 0 1 11 1 1 1 1 1 0 00 0 0 0 1 1 0 00 0 1 1 1 1 0 01 1 0 0 1 1 0 01 1 1 1 1 1 1 10 0 0 0 1 1 1 10 0 1 1 1 1 1 11 1 0 0 1 1 1 11 1 1 1 F1 綠 F2 紅 X YM N 1 10 0 0 01 1 1 10 0 0 01 1 0 01 1 1 10 0 1 10 0 0 01 1 0 01 1 0 01 1 1 10 0 0 01 1 1 10 0 1 10 0 1 10 0 1 10 0 0 0 0 00 0 0 0 0 0 0 00 0 1 1 0 0 0 01 1 0 0 0 0 0 01 1 1 1 0 0 1 10 0 0 0 0 0 1 10 0 1 1 0 0 1 11 1 0 0 0 0 1 11 1 1 1 1 1 0 00 0 0 0 1 1 0 00 0 1 1 1 1 0 01 1 0 0 1 1 0 01 1 1 1 1 1 1 10 0 0 0 1 1 1 10 0 1 1 1 1 1 11 1 0 0 1 1 1 11 1 1 1 F1 綠 F2 紅 X YM N 得 F1 0 2 5 6 10 12 13 14 15 F1F2 9 用 D 觸發(fā)器構(gòu)成按循環(huán)碼 000 001 011 111 101 100 000 規(guī)律工作的六進(jìn)制同步計(jì)數(shù)器 解 先列出真值表 然后求得激勵(lì)方程 化簡得 nnn nnn nnnn nn QQQ QQQ QQQQ QQZ 12 1 0 02 1 1 021 1 2 02 nnn nnn nnnn QQQD QQQD QQQQD 12 1 00 02 1 11 021 1 22 14 分析下圖所示同步時(shí)序邏輯電路 作出狀態(tài)轉(zhuǎn)移表和狀態(tài)圖 說明這個(gè)電路能對何種序列進(jìn)行檢測 解 電路的狀態(tài)方程和輸出方程為 01 0 11 0 11 0 11 0 X 1X 0 00 0 00 1 00 0 00 1 0 0 0 1 1 0 1 1 Q2n 1 Q1n 1 Z Q2n Q1n 01 0 11 0 11 0 11 0 X 1X 0 00 0 00 1 00 0 00 1 0 0 0 1 1 0 1 1 Q2n 1 Q1n 1 Z Q2n Q1n 由此可見 凡輸入序列 110 輸出就為 1 15 作 101 序列信號檢測器的狀態(tài)表 凡收到輸入序列 101 時(shí) 輸出為 1 并規(guī)定檢測的 101 序列不 重疊 解 根據(jù)題意分析 輸入為二進(jìn)制序列 x 輸出為 Z 且電路應(yīng)具有 3 個(gè)狀態(tài) S0 S1 S2 列狀態(tài)圖和狀態(tài)表如下 S0 S0 S0 0 0 1 1 0 0 0 0 1 0 1 0 S1 0 S1 0 S0 1 X 1X 0 S0 0 S2 0 S0 0 S0 S1 S2 NS Z PS 12 若將下圖接成 12 進(jìn)制加法器 預(yù)置值應(yīng)為多少 畫出狀態(tài)圖及輸出波形圖 解 預(yù)置值應(yīng) C 0 B 1 A 1 0000 0011 0100 0101 0110 0111 1111 1110 1101 1100 1011 1000 0000 0011 0100 0101 0110 0111 1111 1110 1101 1100 1011 1000 74LS169 QBQCQDQA D CBA CO LD ENP ENT 0 1 1 CP U D 74LS169 QBQCQDQAQBQCQDQA D CBA CO LD ENP ENT 0 1 1 CP U D 1 用 VHDL 寫出 4 輸入與門 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY and4 IS PORT a b c d IN STD LOGIC x OUT STD LOGIC END and4 ARCHITECTURE and4 arc OF and4 IS BEGIN x a AND b AND c AND d END and4 arc 2 用 VHDL 寫出 4 輸入或門 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY or4 IS PORT a b c d IN STD LOGIC x OUT STD LOGIC END or4 ARCHITECTURE or4 arc OF or4 IS BEGIN x a OR b OR c OR d END or4 arc 3 用 VHDL 寫出 SOP 表達(dá)式 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY sop IS PORT a b c d e f IN STD LOGIC x OUT STD LOGIC END sop ARCHITECTURE sop arc OF sop IS BEGIN x a AND b OR c AND d OR e AND f END sop arc 4 用 VHDL 寫出布爾表達(dá)式 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY boolean IS PORT a b c IN STD LOGIC f OUT STD LOGIC END boolean ARCHITECTURE boolean arc OF boolean IS BEGIN f a OR NOT b OR c AND a OR b OR NOT c AND NOT a OR NOT b OR NOT c END boolean arc 5 用 VHDL 結(jié)構(gòu)法寫出 SOP 表達(dá)式 解 源代碼 三輸入與非門的邏輯描述 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY nand3 IS PORT a b c IN STD LOGIC x OUT STD LOGIC END nand3 ARCHITECTURE nand3 arc OF nand3 IS BEGIN x NOT a AND b AND c END nand3 arc 頂層結(jié)構(gòu)描述文件 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY sop IS PORT in1 in2 in3 in4 in5 in6 in7 in8 in9 IN STD LOGIC out4 OUT STD LOGIC END sop ARCHITECTURE sop arc OF sop IS COMPONENT nand3 PORT a b c IN STD LOGIC x OUT STD LOGIC END COMPONENT SIGNAL out1 out2 out3 STD LOGIC BEGIN u1 nand3 PORT MAP in1 in2 in3 out1 u2 nand3 PORT MAP in4 in5 in6 out2 u3 nand3 PORT MAP in7 in8 in9 out3 u4 nand3 PORT MAP out1 out2 out3 out4 END sop 6 用 VHDL 數(shù)據(jù)流法寫出 SOP 表達(dá)式 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY sop IS PORT in1 in2 in3 in4 in5 in6 in7 in8 in9 IN STD LOGIC out4 OUT STD LOGIC END sop ARCHITECTURE sop arc OF sop IS BEGIN out4 in1 AND in2 AND in3 OR in4 AND in5 AND in6 OR in7 AND in8 AND in9 END sop arc 13 用 VHDL 設(shè)計(jì) 3 8 譯碼器 解 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY decoder 3 to 8 IS PORT a b c g1 g2a g2b IN STD LOGIC y OUT STD LOGIC VECTOR 7 downto 0 END decoder 3 to 8 ARCHITECTURE rt1 OF decoder 3 to 8 IS SIGNAL indata STD LOGIC VECTOR 2 downto 0 BEGIN indata c use ieee std logic 1164 all entity bcdtobi is port bcdcode IN STD LOGIC VECTOR 7 DOWNTO 0 start in std logic qbit OUT STD LOGIC VECTOR 3 DOWNTO 0 end architecture behavioral of bcdtobi is begin process start bcdcode begin if start 0 then case bcdcode 7 downto 0 is when 00000000 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 qbit 3 downto 0 0000 end case else qbit 3 downto 0 0000 end if end process end behavioral 17 用 VHDL 設(shè)計(jì) 4 位寄存器 解 異步復(fù)位 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY register 4 IS PORT clk r IN STD LOGIC din IN STD LOGIC VECTOR 3 downto 0 qout OUT STD LOGIC VECTOR 3 downto 0 END register 4 ARCHITECTURE rge arc OF register 4 IS SIGNAL q temp STD LOGIC VECTOR 3 downto 0 BEGIN PROCESS clk r BEGIN IF r 1 THEN q temp 0000 ELSIF clk event AND clk 1 THEN q temp din END IF qout q temp END PROCESS END rge arc 18 用 VHDL 設(shè)計(jì) 4 位雙向移位寄存器 解 s1 s0 控制工作方式 dsl 為左移數(shù)據(jù)輸入 dsr 為右移數(shù)據(jù)輸入 源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY shiftreg IS PORT clk r dsr dsl IN STD LOGIC s1 s0 IN STD LOGIC function select din IN STD LOGIC VECTOR 3 downto 0 data in qout OUT STD LOGIC VECTOR 3 downto 0 data out END shiftreg ARCHITECTURE ls74194 OF shiftreg IS SIGNAL iq STD LOGIC VECTOR 3 downto 0 SIGNAL s STD LOGIC VECTOR 1 downto 0 BEGIN s s1 use ieee std logic 1164 all use ieee std logic unsigned all entity light is port clk1 instd logic 時(shí)鐘信號 light bufferstd logic vector 11 downto 0 輸出 end light architecture behv of light is constant len integer 11 signalbanner std logic 0 定義信號 banner 為兩種節(jié)拍轉(zhuǎn)換信 號 signalclk clk2 std logic 信號 CLK CLK2 作為輔助時(shí) 鐘 begin clk clk1 and banner or clk2 and not banner process clk1 begin if clk1 event and clk1 1 then CLK1 二分頻得 CLK2 clk2 not clk2 end if end process process clk variable flag bit vector 3 downto 0 0000 begin if clk event and clk 1 then if flag 0000 then light 1 順序向右循環(huán)移位 if light