第九章 金屬化與多層互連PPT課件

.,1,第九章金屬化與多層互連,金屬及金屬性材料在集成電路技術中的應用被稱為金屬化。按其在集成電路中的功能劃分，金屬材料可分為三大類：MOSFET柵電極材料：早期nMOS集成電路工藝中使用較多的是鋁柵，目前CMOS集成電路工藝技術中最常用的是多晶硅柵?；ミB材料：將芯片內的各獨立元器件連接成具有一定功能的電路模塊。鋁是廣泛使用的互連金屬材料，目前在ULSI中，銅互連金屬材料得到了越來越廣泛的運用。,.,2,接觸材料：直接與半導體接觸，并提供與外部相連的連接點。鋁是一種常用的接觸材料，但目前應用較廣泛的接觸材料是硅化物，如鉑硅(PtSi)和鈷硅(CoSi2)等。集成電路中使用的金屬材料，除了常用的金屬如Al，Cu，Pt，W等以外，還包括重摻雜多晶硅、金屬硅化物、金屬合金等金屬性材料。,.,3,9.1、集成電路對金屬化材料特性的要求,與n+，p+硅或多晶硅能夠形成歐姆接觸，接觸電阻??；長時期在較高電流密度負荷下，抗電遷移性能要好；與絕緣體（如SiO2）有良好的附著性；耐腐蝕；易于淀積和刻蝕；易于鍵合，而且鍵合點能經受長期工作；多層互連要求層與層之間絕緣性好，不互相滲透和擴散。,.,4,9.1.1、晶格結構和外延生長特性的要求,金屬材料特性與其晶格結構有關，集成電路中金屬薄膜：外延生長單晶膜具有最理想的特性。采用外延生長可以消除缺陷，晶體結構好，提高金屬薄膜的性能，降低電阻率和電遷移率，得到良好的金屬/半導體接觸或金屬/絕緣體接觸界面。,.,5,9.1.2、電學特性,金屬材料在集成電路中應用時，須考慮的電學性能主要包括電阻率、電阻率的溫度系數(TCR)、功函數、與半導體接觸的肖特基勢壘高度。對于接觸材料和柵電極材料，其功函數、與半導體材料的肖特基勢壘高度和接觸電阻是非常重要的參數。,.,6,9.1.3、機械特性、熱力學特性以及化學反應特性,多層薄膜體系中通常有應力存在，如圖所示，(a)存在張應力，(b)存在壓應力。通常總的應力可以分為固有應力i，和熱應力th兩部分，即=i+th。,固有應力主要由薄膜的淀積條件決定，通過優(yōu)化生長過程可以減小。熱應力可由下式計算：Ef楊氏模量，Vf泊松系數，F(xiàn)與S為薄膜和襯底的熱膨脹系數，T1為工作時溫度，T2為生長(或退火)溫度?？梢姕p小熱應力，最重要的是選擇熱膨脹系數相近的材料。,.,7,應力的存在對互連體系可靠性產生嚴重影響，應力可導致互連線出現(xiàn)空洞，互連材料的電遷移也與應力的存在有關。多層薄膜體系的應力可以通過淀積生長適當的覆蓋層來減弱，若第一層薄膜受張應力，當覆蓋層為受壓應力時，經過退火后應力轉移，主要集中在覆蓋層，而原有薄膜所受應力減小。選擇合適的覆蓋層對減小薄膜中的應力非常重要。除了應力之外，金屬材料在半導體材料中的擴散、材料的熱力學特性以及化學反應特性在互連材料的選取以及結構設計時都是必須考慮的問題。,.,8,鋁是一種經常被采用的金屬互連材料，主要優(yōu)點是:在室溫下的電阻率僅為2.7cm；與n+、p+硅或多晶硅的歐姆接觸電阻可低至10-6/cm2；與硅和磷硅玻璃的附著性很好；經過短時間熱處理后，與SiO2、Si3N4等絕緣層的黏附性很好；易于淀積和刻蝕。,9.2、鋁在集成電路技術中的應用,鋁應用于集成電路中的互連引線，主要是采用濺射方法制備，淀積速率快、厚度均勻、臺階覆蓋能力強。,9.2.1、金屬鋁膜的制備方法,.,9,9.2.2、Al/Si接觸中的幾個物理現(xiàn)象,(1)Si在Al中的擴散Si在Al中的溶解度比較高，在Al與Si接觸處，在退火過程中，會有大量的Si原子溶到Al中。溶解量不僅與退火溫度下的溶解度有關，還與Si在Al中的擴散情況有關。在400-500退火溫度范圍內，Si在Al薄膜中的擴散系數比在晶體Al中大40倍。這是因為Al薄膜通常為多晶，雜質在晶界的擴散系數遠大于在晶粒內的擴散系數。,.,10,(2)Al與SiO2的反應Al與SiO2反應對于Al在集成電路中的應用十分重要：Al與Si接觸時，可以“吃”掉Si表面的自然氧化層，使Al/Si的歐姆接觸電阻降低；Al與SiO2的作用改善了集成電路中Al引線與下面SiO2的黏附性。,.,11,9.2.3、Al/Si接觸中的尖楔現(xiàn)象,寬度為w，厚度為d的鋁引線，與硅接觸的接觸孔面積為A，如圖所示。,尖楔現(xiàn)象：由于硅在鋁中的溶解度較大，在Al/Si接觸中，Si在Al膜的晶粒間界中快速擴散離開接觸孔的同時，Al也會向接觸孔內運動、填充因Si離開而留下的空間。如果Si在接觸孔內不是均勻消耗，Al就會在某些接觸點，像尖釘一樣楔進Si襯底中去，如果尖楔深度大于結深，就會使pn結失效，這種現(xiàn)象就是Al/Si接觸中的尖楔現(xiàn)象。,.,12,若退火時間為t，則Si在Al中的擴散距離為(Dt)1/2，假設Si在Al中是飽和的，則消耗的硅體積V為式中nAl和nSi分別為鋁和硅的密度，S是Si在A1中的溶解度(重量百分數)。假如Si在接觸孔面積A內是均勻消耗的，那么消耗掉的硅層厚度：例如，當退火溫度T500時，退火時間t30min，接觸孔面積A44m2，線條寬度w=5m，厚度d1m，則消耗掉的硅層厚度Z=0.3m，相當于超大規(guī)模集成電路中的結深，因而有可能使pn結短路。實際上，硅在接觸孔內并不是均勻消耗的，而是只通過幾個點消耗Si，有效面積A遠小于接觸孔面積A，所以Z將遠大于均勻消耗的深度，Al就像尖釘一樣楔進Si襯底中，從而使pn結短路。實際的“尖楔”深度往往可以超過1m。,.,13,影響尖楔深度和形狀的因素,1.Al-Si界面的氧化層厚度如果氧化層厚度比較薄，由于Al膜可以“吃”掉薄的SiO2，使Al/Si作用面積較大，尖楔深度比較淺。如果氧化層厚度比較厚，Al/Si作用面只限于幾個點，尖楔深度較深。2.襯底晶向對尖楔的形貌有影響雙極集成電路采用(111)硅襯底，由于(111)面原子面密度大，面間距大，尖楔傾向于橫向擴展。MOS集成電路采用(100)硅襯底，尖楔傾向于垂直擴展，更容易使pn結短路。,.,14,9.2.4、Al/Si接觸中的改進,析出Si逐步增大成為結瘤，大電流通過互連引線時，結瘤處發(fā)生明顯升溫，甚至導致互連引線失效。析出的Si原子是p型重摻雜(Al是硅的受主雜質)，如果是在n型硅與金屬之間制作歐姆接觸，就等于在Al和n型硅之間增加一個p+-n結，使歐姆接觸電阻增大，而對于肖特基結的情況，則將增加其有效的勢壘高度。Si在Al-Si表面上的析出淀積，將使引線鍵合變得困難。,1、Al-Si合金金屬化引線,為了解決Al的尖楔問題，在純Al中加入硅至飽和，形成Al-Si合金，代替純Al作為接觸和互連材料。一般為1wt%。但是，在較高合金退火溫度時溶解在Al中的硅，冷卻過程中又從Al中析出。硅從Al-Si合金薄膜中析出是Al-Si合金在集成電路中應用的主要限制:,.,15,2、鋁-摻雜多晶硅雙層金屬化結構,在SiO2襯底上淀積未摻雜多晶硅，接著淀積鋁膜，腐蝕掉鋁膜后，SiO2襯底上出現(xiàn)一個個分離的大晶粒，原來連續(xù)的多晶硅薄膜不復存在。當Al與多晶硅接觸時，在退火過程中，多晶硅晶界處硅原子自由能比較高，因而晶界處硅原子將向晶粒上的鋁膜運輸，并在那兒析出淀積，形成多晶硅重組現(xiàn)象。,由于Al-Si合金存在Si析出的問題，Al/Si接觸還可以采用鋁-摻雜多晶硅雙層金屬化結構。,多晶硅重組現(xiàn)象,.,16,對于Al和重磷或重砷摻雜的多晶硅接觸，這種重組現(xiàn)象不存在?？赡苁且驗殡s質磷(砷)在多晶硅晶粒間界分凝，使晶粒間界硅原子的自由能減小，降低了這些硅原子在鋁中的溶解度。因此可以在淀積鋁薄膜之前，先淀積一層重磷或重砷摻雜的多晶硅薄膜，構成Al-重磷(砷)摻雜多晶硅雙層金屬化結構。Al-摻雜多晶硅雙層金屬化結構已成功地應用于nMOS工藝中。,鋁-摻雜多晶硅雙層金屬化結構,.,17,3、鋁-阻擋層結構,在鋁與硅之間淀積一個薄金屬層，替代重磷摻雜多晶硅層，阻止鋁與硅之間的作用，從而抑制Al尖楔現(xiàn)象。這層金屬稱為阻擋層。為了形成好的歐姆接觸，一般采用雙層結構，硅化物作為歐姆接觸，TiN、TaN或WN作為阻擋層。如圖所示，TiN阻擋層可顯著地減小漏電流。TiN，TaN和WN這些氮化物可以在氮氣氛中通過反應濺射淀積，也可以先淀積Ti金屬，之后在氮氣氛中進行快速熱退火來形成。對于深亞微米器件來說，接觸孔的面積很小，深寬比大，可用CVD方法淀積。,.,18,電遷移現(xiàn)象：隨著芯片集成度的提高，互連引線變得更窄、更薄，電流密度越來越大。在較高的電流密度作用下，互連引線中的金屬原子將會沿著電子運動方向進行遷移，這種現(xiàn)象就是電遷移。,1、電遷移現(xiàn)象的物理機制,電子風力：當互連引線中的電流密度較高時，靜電場力Fei驅動電子由陰極向陽極運動。高速運動的電子與金屬原子發(fā)生動量交換，原子受到猛烈的電子沖擊力，這就是電遷移理論中的電子風力Fwd。同時，金屬原子還受靜電場力Fei的作用。當互連引線中的電流密度較高時，電子風力Fwd大于靜電場力Fei，金屬原子受到電子風力的驅動，產生了從陰極向陽極的定向擴散，即發(fā)生了金屬原子的電遷移。在相反方向將有質量耗盡，產生空位的聚合。,9.2.5、電遷移現(xiàn)象及其改進方法,.,19,三叉點：在三個晶粒交界處，此時電子風推動原子從一條邊界流入，從另外兩條邊界流出。這個過程造成了質量的流失，形成了空洞。當電流反向流動時，就產生了質量堆積，形成小丘。因此，“三叉點”數量的減少會使引線發(fā)生電遷移的可能性下降。,電遷移現(xiàn)象的結果：在一個方向形成空洞，使互連引線斷裂開路，而在另一個方向則由于鋁原子的堆積而形成小丘，造成光刻的困難和多層布線之間短路，從而使整個集成電路失效。,金屬原子在薄膜中的輸運過程是擴散過程，主要是沿晶界進行的。,.,20,2、中值失效時間MTF,常用電遷移中值失效時間（MTF）來描述電遷移引起的失效。中值失效時間：同樣的直流電流試驗條件下，50的互連引線失效所用的時間。失效判據為引線電阻增加100。中值失效時間正比于引線截面積Adw，因為它決定了造成引線斷開的最小空洞尺寸；反比于質量輸運率，即質量輸運率越低，中值失效時間應當越長。,.,21,3、改進電遷移的方法,“竹狀”結構的鋁引線與通常Al引線結構不同，組成多晶體的晶粒從下而上貫穿引線截面，整個引線截面圖類似有許多“竹結”的一條竹子，晶粒間界垂直于電流方向，所以晶粒間界的擴散不起作用，鋁原子在鋁薄膜中的擴散系數和在單晶中類同，從而可使MTF值提高二個數量級。,(1)結構的影響和“竹狀”結構的選擇,多晶鋁引線的電遷移現(xiàn)象隨晶粒尺寸增大而減弱，MTF增大。此外，還與鋁薄膜的擇優(yōu)取向有關，電子束蒸發(fā)鋁薄膜擇優(yōu)取向為晶向，它的MTF值比濺射的鋁薄膜大2-3倍。,.,22,在鋁中附加合金成份，最常用的是Cu。使金屬化材料由純Al變?yōu)锳l-Si(1-2)-Cu(4)合金，這些雜質在鋁的晶粒間界分凝可以降低鋁原子在鋁晶粒間界的擴散系數，可以使MTF值提高一個量級。但缺點是使引線的電阻率增加、Al-Si-Cu合金不易刻蝕、且易受Cl2腐蝕。(3)三層夾心結構在兩層鋁薄膜之間增加一個約500的過渡金屬層。經過退火，在兩層鋁之間將形成金屬化合物，它們是很好的鋁擴散阻擋層，可以防止空洞穿透整個鋁金屬化引線；同時在鋁晶粒間界也會形成化合物，降低鋁原子在鋁晶粒間界中的擴散系數，從而減少了鋁原子的遷移率，防止空洞和小丘的形成。這種方法可以使MTF值提高2-3量級，但是工藝比較復雜。(4)改進電遷移的另一種有效方法是采用新的互連金屬材料，如Cu。,(2)Al-Cu合金或Al-Si-Cu合金,.,23,9.3、銅及低K介質,隨著集成電路的不斷發(fā)展，降低互連線延遲時間成為集成電路發(fā)展的重要內容之一。,9.3.1、互連引線的延遲時間,采用RC常數來表征互連引線的延遲時間，R引線電阻，C互連系統(tǒng)電容。R與互連材料電阻率、長度l和截面積wtm有關：w為引線的寬度，tm為引線的厚度，電容C與互連引線的幾何尺寸及介質層的介電常數和厚度tox有關：互連引線的RC常數為：,.,24,金屬銅的電阻率小于2.0cm，低電阻率可以減小引線的寬度和厚度，從而減小了分布電容，并能提高集成電路的密度。此外，銅的抗電遷移性能好。使用低K材料作為介質層，減小了分布電容，對降低互連線延遲時間同樣起到重要的作用。,采用低電阻率的互連材抖和低介電常數的介質材料可以有效的降低互連系統(tǒng)的延遲時間，例如使用銅作為互連材料，低K材料作為介質層。,因此銅及低K介質互連體系，已成為集成電路進入深亞微米階段以后，為了降低互連線延遲時間所選擇的材料。,.,25,9.3.2、以Cu作為互連材料的工藝流程,Cu的性質與鋁不同，不能采用傳統(tǒng)的以鋁作為互連材料的布線工藝。以Cu作為互連的集成技術是IC制造技術進入到0.18m及其以下時代必須面對的挑戰(zhàn)之一。對以Cu作為互連的工藝來說，目前被人們看好并被普遍采用的技術方案是雙大馬士革(DualDamascene)(雙鑲嵌)工藝。主要特點：對任何一層進行互連材料淀積的同時，也對該層與下層之間的通孔(Via)進行填充，而CMP平整化工藝只對導電金屬層材料進行。與傳統(tǒng)的互連工藝相比，工藝步驟得到簡化，工藝成本也相應降低。,.,26,(1)在前層互連層平面上淀積刻蝕停止層，如Si3N4；(2)淀積厚的互連介質材料，如SiO2或低K介質材料；(3)形成刻蝕引線溝槽的光刻膠掩膜圖形；(4)以光刻膠作為掩膜在介質層上刻蝕引線溝槽；(5)去除光刻膠；(6)形成刻蝕通孔的光刻膠掩膜圖形；,.,27,(7)以光刻膠為掩膜刻蝕通孔，由于高刻蝕選擇性,通孔刻蝕將在停止層自動停止；(8)除去光刻膠；(9)除去刻蝕停止層；(10)濺射淀積金屬勢壘層和Cu的籽晶層；(11)利用電鍍等工藝進行填充淀積直至通孔和溝槽中填滿Cu為止；(12)利用CMP去除溝槽和通孔之外的Cu。在進行有效清潔后淀積介質勢壘層材料，然后開始下一互連層的制備。,.,28,9.3.3、低K介質層材料和淀積技術,低K介質材料是指介電常數比SiO2低的介質材料，介電常數一般小于3.5。采用低K介質可以減小寄生電容，減小互連延遲時間，從而提高了集成電路的速度。低K介質的淀積工藝，主要有旋涂工藝(spinon)和CVD工藝。,旋涂工藝具有工藝簡單、缺陷密度比較低、產率高、易于平整化、無需使用危險氣體等優(yōu)點；CVD工藝與IC工藝兼容、反應劑的成本比旋涂液的成本低，但CVD設備較貴，可適合應用的材料受到限制。,.,29,目前研究的低K介質材料，按其K值的范圍可分為三類：K=2.8-3.5；K2.5-2.8；K2.0。K值在2.8-3.5之間的低K材料，主要有HSQ薄膜、摻氟的氧化物、低K的SOG旋涂玻璃(SpinonG1ass)三種。K值在2.5-2.8之間的低K材料有許多種，其中基于旋涂工藝的低K介質材料主要有PAE、含氟的聚酰亞胺、BCB、有機硅氧烷聚合物等。目前研究的K值小于2.0的極低K介質材料主要有多孔型氣凝膠薄膜材料、石英氣凝膠薄膜材料和多氟的特富龍薄膜材料等。,.,30,刻蝕工藝要求：與低K介質材料沉積工藝兼容；對刻蝕停止層有高的選擇性；能形成垂直圖形；對Cu無刻蝕和腐蝕；刻蝕的殘留物易于清除。,低K介質的刻蝕工藝,.,31,低K介質刻蝕后的清洗包括物理和化學清洗兩種方式。物理清洗主要是利用清洗劑(如去離子水等)對殘留物的物理沖刷作用，清除表面殘留物。化學清洗是利用清洗劑與殘留物的化學反應，形成易揮發(fā)或易溶解的產物。為了獲得好的清洗效果，通常需要物理清洗和化學清洗相結合，要求清洗工藝既能有效清除殘留物又不對低K介質和通孔底層Cu表面造成損傷。,對通孔底部的Cu表面進行還原處理，以減小通孔的接觸電阻；去除介質上的各種殘留物；在淀積金屬勢壘層材料之前，必須要完全去除介質結構特別是在側墻表面的Cu離子的污染。,低K介質刻蝕后的清洗,.,32,9.3.4、勢壘層材料技術,勢壘層的作用：防止Cu擴散和改善Cu的附著性；作為CMP和刻蝕工藝的停止層；保護Cu薄膜和低K介質層不受工藝和環(huán)境因素造成的氧化和腐蝕效應的影響。（CMP后，有效清潔后淀積介質勢壘層材料）,勢壘層包括介質勢壘層和金屬勢壘層兩種。,.,33,實際上在低K介質層要插入介質勢壘層，防止低K介質在工藝過程或環(huán)境中吸潮而影響性能。介質勢壘層材料的介電常數要低、刻蝕選擇性和抗擴散性能要好。Si3N4是常用的介質勢壘層材料：具有很好的介質勢壘層特性、刻蝕選擇性和CMP選擇性較高、抗Cu擴散和氧化的能力高、鈍化能力好，缺點是介電常數較高(K7.8)，使互連電容增加。新型低K介質勢壘層材料：SiC是新的介質勢壘層材料，介電常數比Si3N4材料低(K4-6)。SiOCH和SiOCNH是一種新發(fā)展的介質勢壘層材料，它們的K值分別在3.9-4.3和4.2-5.1之間。,介質勢壘層,.,34,金屬勢壘層的主要作用是防止Cu的擴散，同時保證可靠的電學接觸。目前研究的導電勢壘層材料有WN，TiN，Ta，TaN等。TaN和Ta比TiN有更好的勢壘層特性。Ta和TaN作為擴散勢壘層，經過30分鐘400500的退火過程后，仍保持好的抗Cu擴散性能。與Ta相比，TaN與介質層有更好的黏附性和防止Cu離子擴散性能，可靠性更好。,金屬勢壘層,.,35,9.3.5、金屬Cu的淀積技術,利用濺射和CVD方法對溝槽和通孔進行金屬Cu的填充淀積時，容易形成孔洞，抗電遷移能力差。因此在Cu互連集成工藝中，向通孔和溝槽中填充Cu的工藝，目前普遍采用的是具有良好臺階覆蓋性、高淀積速率的電鍍或化學鍍的方法。電鍍法在電鍍法填充Cu的工藝中，一般是采用CuSO4與H2SiO4的混合溶液作為電鍍液，硅片與外電源的負極相接，通電后電鍍液中的Cu2+由于受到負電極的作用被Cu籽晶層吸引，從而實現(xiàn)了Cu在籽晶層上的淀積。為了保證高可靠性、高產率及低電阻的通孔淀積，通孔的預清潔工藝、勢壘層和籽晶層的淀積工藝，通常需要在不中斷真空的條件下、在同一個淀積系統(tǒng)中完成。,.,36,化學鍍與電鍍工藝不同的是無需外接電源，它是通過金屬離子、還原劑、復合劑、pH調節(jié)劑等在需要淀積的表面進行電化學反應實現(xiàn)Cu的淀積。Cu-CVD工藝盡管利用CVD方法向通孔和溝槽中填充Cu，可靠性比較差，但與電鍍或化學鍍工藝相比，采用CVD方法與CMOS工藝有更好的工藝兼容性。因此，優(yōu)化Cu-CVD工藝，發(fā)展無空洞的厚膜淀積工藝，是Cu-CVD工藝的一個重要研究內容。,化學鍍,.,37,Cu填充后的退火工藝非常重要。電鍍填充的Cu金屬層存在自退火效應，可導致Cu薄膜的電阻率下降18-20%，這種自退火效應引起的電阻下降與Cu的再結晶有關，并且在經過一段時間以后，電阻率將趨于穩(wěn)定。為了使電鍍淀積Cu的方塊電阻、表面硬度和CMP的磨蝕率等性能達到穩(wěn)定，需要在溫度高于150進行60秒以上的退火。,退火,.,38,9.4、多晶硅及硅化物,9.4.1、多晶硅柵技術,MOS場效應晶體管開啟電壓VT：多晶硅柵取代鋁柵，可使p溝MOS器件的開啟電壓絕對值降低1.2-1.4V左右。,硅柵自對準技術：在光刻刻蝕形成柵極后，無需再做掩蔽層，在多晶硅柵的掩蔽下，自對準地進行源漏區(qū)的摻雜，并同時完成多晶硅柵的摻雜。解決了光刻套刻柵時要求的柵-源、柵-漏的重疊，不但可減少柵的面積，同時還可以使器件幾何尺寸做得更小，從而可以提高集成電路的集成度和速度。,.,39,9.4.2、多晶硅薄膜的制備技術,多晶硅薄膜可采用LPCVD方法，在600650的溫度范圍內，用硅烷熱分解淀積，反應式如下：可選用純硅烷，也可選用被氮或氬氣稀釋的硅烷，淀積時的壓強為26.66133.3Pa。用LPCVD方法淀積多晶硅，由于壓力很低，所以氣相質量輸運系數很高，多晶硅薄膜的淀積生長過程主要由表面反應速率控制。表面反應速率主要受溫度影響，精確控溫是很容易實現(xiàn)的，因此用LPCVD系統(tǒng)淀積多晶硅薄膜的均勻性和可重復性都比較好。,.,40,9.4.3、多晶硅互連及其局限性,隨著集成電路的進一步發(fā)展，器件尺寸縮小，薄膜厚度變薄，作為互連材料的多晶硅薄膜，高電阻率已成為提高集成電路速度的限制因素之一，延遲時間常數RC與電阻率和方塊電阻有如下的關系：R為方塊電阻，l為互連引線長度，d和w分別為引線的厚度與寬度，ox和tox分別為硅互連引線下面的絕緣層的介電常數和厚度。RC時間常數與引線方塊電阻成正比，與線長度平方成正比，與絕緣層厚度成反比?？紤]到邊緣效應，RC時間常數也將隨著線寬減小而增加。,.,41,采用三種不同加工尺寸(5m,1m,0.5m)時，多晶硅互連、硅化物互連和純金屬互連的延遲時間與芯片面積的關系。,從圖中可知，對于5m加工技術，多晶硅作為互連引線，可以與集成電路典型時延g相適應；當加工精度提高到1m時，多晶硅作為互連已經完全不適應需要了，必須代之以硅化物互連或純金屬互連；而對于亞微米技術，則幾乎所有互連引線都已成為速度的限制因素。,.,42,9.4.4、多晶硅氧化,在硅工藝的氧化過程中，如果表面存在多晶硅薄膜，也會同時進行氧化。但是，多晶硅由許多晶粒組成，氧化機制與單晶硅的情況有些不同。在硅工藝中多晶硅通常是重摻雜的，用來作為局部互連、MOS器件的柵電極和雙極器件的發(fā)射區(qū)。摻雜將大大增加多晶硅的氧化速率。多晶硅的晶粒間界具有高密度缺陷和懸掛鍵，高密度的缺陷使氧化劑的擴散比較快；而高密度懸掛鍵的存在，使氧化的表面化學反應常數的激活能降低，二者都使晶界處的氧化速率增大，造成晶界處的增強氧化。,.,43,硅氧化為SiO2時，其體積增大2.2倍。對于多晶硅薄膜，晶粒間界的增強氧化勢必擠壓周圍的晶粒，產生應力，從而產生缺陷，更會增強晶界處的氧化。由于分凝現(xiàn)象，許多n型雜質更傾向于保留在多晶硅中，而不是存在于生成的二氧化硅中。氧化之后在靠近界面的多晶硅中，形成很高的摻雜濃度；另外，為了提高多晶硅的導電性，往往也對多晶硅進行高磷摻雜，這將使多晶硅中的雜質濃度可能達到磷在硅中的固溶度水平，在極端情況下，會出現(xiàn)磷硅(SiP)相。用HF去除氧化層時，SiP可溶于HF，在多晶硅層中會留下孔洞。,.,44,9.4.5、難熔金屬硅化物的應用,硅化物由于較低的電阻率，高溫穩(wěn)定性好，抗電遷移能力強，制備工藝與現(xiàn)有硅柵工藝兼容，因而已被廣泛使用在ULSI中。難熔金屬硅化物如TiSi2、TaSi2、MoSi2和WSi2等，主要用于做柵和互連材料；亞貴金屬硅化物如PtSi和PdSi2主要適用于做歐姆接觸材料。,.,45,9.4.6、硅化物的淀積方法,1共濺射方法：按原子比的要求，從兩個不同的元素靶逐次濺射難熔金屬和硅，組成精細的多層結構，然后退火形成硅化物，是目前最廣泛使用的方法之一。（共濺射還可以同時由兩個靶濺射難熔金屬和硅到襯底上。）優(yōu)點是能分別控制難熔金屬和硅原子數，得到各種比例的MxSiy合金；可以濺射各種金屬于各種襯底上；在濺射之前可以進行反濺射，以取得潔凈表面。2共蒸發(fā)方法：按一定的原子比，用電子束同時蒸發(fā)難熔金屬和硅；或者如同共濺射一樣，逐層蒸發(fā)難熔金屬和硅，形成多層結構。因為真空度較高，可以取得高純金屬膜。但電子束造成的輻照損傷需要在一定溫度下退火才能消除。,.,46,3濺射或蒸發(fā)單層難熔金屬于多晶硅襯底上，在退火過程中，難熔金屬與多晶硅(硅)襯底反應形成硅化物。4合金靶濺射：以一定原子數比例，將難熔金屬和硅粉末熱壓形成合金靶，然后直接濺射到硅(多晶硅)或SiO2上。方法簡單，易于使用。但是由于粉末在熱壓制備成合金靶時易于被氧化和玷污，得到的硅化物薄膜電阻率比較高。金屬和硅的原子比不可調節(jié)。5化學汽相淀積(CVD)硅化物：包括APCVD，LPCVD和PECVD。LPCVD淀積的硅化物臺階覆蓋好，PECVD淀積溫度低，產量較高，是有發(fā)展前途的方法。LPCVD生長的WSi2已開始用于實際生產。,.,47,9.4.7、硅化物的形成機制,9.4.8、硅化物的結構,.,48,9.4.9、硅化物的電導率,絕大部分過渡金屬硅化物都有良好的導電性，導電機構類似于金屬。硅化物薄膜的電導率受薄膜淀積技術、雜質含量及退火條件等因素影響。(1)硅化物薄膜的電學性質受硅與金屬的原子比的影響。Si/M大于2時，電阻率將隨Si/M的增大而增大。(2)硅化物薄膜的晶粒尺寸對電阻率的影響。晶粒尺寸增大，晶粒間界減少，電阻率下降。(3)硅化物薄膜中雜質的影響(主要是O,N,C,Ar等)。在硅化物薄膜制備過程中引入的雜質使硅化物薄膜的性能變壞，電阻率增加。(4)退火條件的影響。退火是降低硅化物電阻率的有效辦法。退火使晶粒尺寸增大，薄膜的電阻率下降。,.,49,電阻率隨退火溫度和退火時間變化都有飽和特性，退火溫度越高，電阻率達到極小值所需時間越短。,.,50,9.4.10、硅化物的氧化,硅化物廣泛用于集成電路的柵互連材料，關鍵因素之一就是因為難熔金屬硅化物也能氧化生成穩(wěn)定、致密的氧化層。硅化物的氧化過程由下述四步完成：(1)硅襯底釋放硅原子的反應過程；(2)由硅襯底提供的硅原子擴散通過硅化物層到達硅化物-SiO2界面；(3)氧化劑以擴散方式通過已生成的SiO2層；這是硅化物氧化速率的最終限制因素。(4)氧化劑在硅化物-SiO2界面上與硅反應生長SiO2。在氧化過程中，除了晶粒略有增大外，硅化物的性質和厚度都沒有明顯變化。得到的SiO2其介電性能也可以與硅或多晶硅生長的SiO2相比擬。,.,51,9.4.12、多晶硅/硅化物復合柵結構,硅化物直接替換多晶硅做柵和互連材料時，由于硅化物在形成過程中有較大的應力產生，容易在薄柵SiO2中及其硅襯底表面引入缺陷，使MOS器件的電學性能和穩(wěn)定性都變壞。目前最廣泛采用的是多晶硅/硅化物復合柵結構。它既可以保持良好的多晶硅/SiO2界面特性、硅柵器件的可靠性和工藝穩(wěn)定性，又可以使引線電阻降低一個量級以上。,9.4.11、硅化物肖特基勢壘,.,52,多晶硅/硅化物復合柵中，多晶硅/WSi2的厚度比增大時，薄層電阻增大，因此應盡可能降低多晶硅/硅化物的厚度比。但是過薄的多晶硅層將影響多晶硅/SiO2界面，不能保持穩(wěn)定的、良好的多晶硅/SiO2界面特性。,.,53,9.5、大規(guī)模集成電路與多層互連,隨著集成電路集成度的擴大，互連線所占面積已經成為決定芯片面積的主要因素，互連線導致的延遲已經可以與器件的門延遲相比較，右圖給出了幾種金屬材料單位長度連線RC常數與器件特征尺寸的關系?；ミB系統(tǒng)已經成為限制集成電路技術發(fā)展的重要因素，單層金屬互連已經無法滿足需要，必須使用多層金屬互連技術。,.,54,9.5.1、多層金屬互連技術對超大規(guī)模集成電路的意義,首先，多層金屬互連技術可以使集成度進一步提高。使用多層互連可以使單位芯片面積上可用的互連線面積成倍增加。其次，使用多層金屬互連可以降低互連線導致的延遲時間。此外，由于多層互連技術的使用，可以在更小的芯片面積上實現(xiàn)相同功能，這樣在單個硅片上可制作出更多芯片，從而可以降低單個芯片的成本。當然互連線每增加一層，需要增加兩塊掩模版，而且還可能導致總成品率的下降，互連線層數也不是越多越好。,.,55,9.5.2、多層金屬互連技術對材料的要求,如圖是一個雙層金屬互連體系的示意圖，多層金屬互連的結構也類似。,第一層金屬與多晶硅柵/局域互連層之間的絕緣介質層被稱作PMD(前金屬化介質層)；金屬層之間的絕緣介質被稱作IMD(金屬間介質)；PMD上光刻孔稱為接觸孔(contacts)，實現(xiàn)第一層金屬與柵及硅的連接；IMD上的光刻孔稱為通孔(via)，實現(xiàn)金屬層之間的連接。,.,56,互連體系中使用的材料，包括了金屬材料和絕緣介質材料兩大類。l.金屬材料金屬材料在多層金屬互連體系中使用時需要滿足以下條件：(1)低的電阻率；(2)表面平整；(3)能抵抗電遷移；(4)易于鍵合；(5)穩(wěn)定性，機械和電學性能在經過后續(xù)工藝以及長時間工作后保持不變；(6)抗腐蝕；(7)不會污染破壞器件、硅片以及加工設備；(8)淀積生長的薄膜厚度和結構的可控制性；(9)可各向異性刻蝕且對襯底和掩蔽材料有好的選擇性；(10)好的臺階覆蓋；(11)薄膜反射系數可控，以利于進行光刻；(12)金屬化薄膜最好是化合物形態(tài)；(13)每層都可以是以合金態(tài)淀積生長且合金組分可控；(14)淀積過程中無缺陷生成；(15)低的薄膜應力；(16)淀積生長和圖形轉移過程應該具有經濟性。,.,57,多層金屬互連中的介質材料包括：以硅烷為源CVDSiO2，以TEOS為源PECVDSiO2，PECVDSi3N4，SOG，HDP-CVDSiO2，低K介質。多層金屬互連對絕緣介質材料的要求如下：(1)低介電常數；(2)高擊穿場強；(3)低泄漏電流，體電阻率大于1015cm；(4)低表面電導，表面電阻率大于1015cm；(5)不會吸潮；(6)低的薄膜導致的應力：(7)與鋁膜的附著性要好，對附著性差的金屬，在金屬層與介質層之間需要使用襯墊層；(8)與上下介質層的附著性要好；(9)溫度承受能力在500以上；(10)易刻蝕(濕法或干法刻蝕)；(11)允許氫氣氛圍下加工沒有電荷或偶極矩的聚集區(qū)；(12)沒有金屬離子；(13)好的臺階覆蓋且不形成凹角；(14)好的厚度均勻性；(15)對摻雜的氧化層，好的摻雜均勻性；(16)低缺陷密度；(17)無揮發(fā)性殘余物存在。對于PMD介質要求溫度承受能力在800以上。實際上當使用了鋁材料以后，后續(xù)工藝溫度不會超過450。,2.絕緣介質材料,.,58,9.5.3、多層互連的工藝流程,當器件制備工藝結束以后，即進入互連工藝。,首先淀積生長絕緣介質層；接下來要進行平坦化處理，以消除薄膜上的臺階；然后在介質層上刻出接觸孔和通孔；再進行金屬化，填充接觸孔和通孔，形成互連線；如果不是最后一層金屬，則繼續(xù)進行下一層金屬化的工藝沉程，如果是最后一層金屬，則淀積鈍化層，互連工藝完成。,.,59,9.5.4、平坦化,在集成電路制造過程中，經過多步加工工藝以后，硅片表面已經很不平整，特別是在金屬化引線孔邊緣處會形成很高的臺階。臺階的存在將會影響淀積薄膜的覆蓋效果，在底角處，薄膜有可能淀積不到，使金屬化引線發(fā)生斷路，從而引起整個集成電路失效。臺階還可能導致薄膜淀積生長過程中形成空洞。隨著互連層數的增加和工藝特征尺寸的縮小，對硅片表面平整度的要求也越來超高，金屬層和介質層都需要進行平坦化處理，以減小或消除臺階的影響，改善臺階覆蓋的效果。,.,60,可以采用一些簡單的方法改善硅片表面的平整度。例如，對真空蒸發(fā)來說，改善臺階覆蓋的方法，是使用行星旋轉式真空淀積裝置，通過蒸發(fā)源和襯底相對方向的連續(xù)改變，有效地消除蒸發(fā)死角，從而增加淀積率的均勻性。也可采用磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)回流，使銳利的臺階變得平滑，大大改善臺階覆蓋狀況。,.,61,圖(a)是沒有平坦化圖形；圖(b)是第一類平坦化技術，只是使銳利的臺階改變?yōu)槠交?，臺階高度沒有減??；圖(c)是第二類平坦化技術，可以使銳利的臺階變?yōu)槠交?，同時臺階高度減小。通過再淀積一層半平坦化的介質層作為覆蓋層，即可達到這種效果，如在多晶硅上淀積BPSG；,平坦化技術,.,62,圖(d)是第三類平坦化技術，是使局域達到完全平坦化，使用犧牲層技術可以實現(xiàn)局域完全平坦化；圖(e)是第四類平坦化技術，是整個硅片表面平坦化，化學機械拋光(CMP)方法就是可實現(xiàn)整個硅片平坦化的方法。,.,63,9.5.5、CMP工藝,CMP平坦化技術對金屬層和介質層都可以實現(xiàn)全局平坦化，如圖是CMP設備和工藝的示意圖。對硅片進行CMP時，硅片被壓在研磨盤上，硅片與研磨盤之間有一層研磨劑，硅片與研磨盤都以一定速率轉動，利用研磨劑提供的化學反應和硅片在研磨盤上承受的機械研磨，把硅片表面凸出的部分除去，最終實現(xiàn)平坦化。,.,64,CMP技術的基本工藝元素是磨盤和磨料：在許多情況下，CMP中往往要兩個磨盤同時使用，其中較硬的磨盤能形成好的局部平整度，而較軟的磨盤可提供大面積的磨蝕均勻度。對于磨料來說，要求具有高磨蝕率、較好的平整度、局部薄膜均勻性、高選擇性等。磨料中包含有反應劑(氧化劑)和摩擦劑。摩擦劑顆粒的硬度一般要與所磨蝕的材料基本相同。CMP工藝在應用中最主要的問題：CMP終點探測，通常需要使用中止層作為CMP終點標志；研磨產物的清洗，現(xiàn)在主要使用刷洗、噴