高速數(shù)據(jù)采集系統(tǒng)[一種基于DSP+FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計]VIP

高速數(shù)據(jù)采集系統(tǒng)一種基于DSP+FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計 摘要:結(jié)合高速DSP和FPGA各自的特點,設(shè)計了一套高速數(shù)據(jù)采集系統(tǒng)。以浮點DSP為采集系統(tǒng)的核心,對采集到的數(shù)據(jù)進(jìn)行濾波及FFT變換等處理。FPGA作為外設(shè),主要對A/D芯片、USB芯片等進(jìn)行控制。該系統(tǒng)電路結(jié)構(gòu)簡單、功耗低、數(shù)據(jù)傳輸速度快,可用于電壓、電流等模擬量的采集及數(shù)字信號的采集。 關(guān)鍵詞:數(shù)據(jù)采集;浮點DSP;FPGA;USB 1引言 隨著信息時代的到來,高速數(shù)據(jù)采集技術(shù)已經(jīng)成為現(xiàn)代信息技術(shù)發(fā)展的一個必要環(huán)節(jié)。在工業(yè)生產(chǎn)和科學(xué)技術(shù)研究的各行業(yè),往往需要對電壓、電流、溫度等信息進(jìn)行采集,而在無線電、音頻處理、圖像處理等領(lǐng)域,更是要求數(shù)據(jù)采集系統(tǒng)具有高速、高精度、高實時性的特點。隨著數(shù)字技術(shù)的發(fā)展,一些高性能的DSP(Digital Signal Processor)能夠滿足算法結(jié)構(gòu)復(fù)雜、運算精度高、尋址方式靈活且通信性能強大的要求,而FPGA(Field Programmable Gate Array)更適合于數(shù)字邏輯的處理。因此本文設(shè)計了一種基于TMS320VC33 DSP和EP2C5Q208 FPGA的高速數(shù)據(jù)采集系統(tǒng),通過USB(Universal Serial Bus)接口與PC機進(jìn)行通信,可以方便的將數(shù)據(jù)傳到上位機。 2系統(tǒng)組成 高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖如圖 1所示。該系統(tǒng)以浮點型DSP和FPGA為控制核心,其中DSP主要完成從FPGA中提取數(shù)據(jù),并對數(shù)據(jù)進(jìn)行FFT變換,對信號的頻率分析提供支持。FPGA作為DSP的外設(shè),主要完成對A/D芯片、USB芯片的控制、與DSP的并行通信及數(shù)字量信號的采集等。 為保證數(shù)據(jù)運算速度,本文選擇的DSP為TI公司的TMS320VC33,具有150MFLOPS的運算能力,FPGA采用Xilinx公司的EP2C5Q208,可以滿足系統(tǒng)的I/O需求和門數(shù)要求。高速A/D芯片采用ADI公司的AD7938,該芯片可以同時采樣8路模擬量信號,具有兩個轉(zhuǎn)換核,并行輸出數(shù)據(jù),實現(xiàn)了高速數(shù)據(jù)的采集與傳輸。為了更方便的與PC機通訊,設(shè)計選用 了PHILPS公司生產(chǎn)的ISP1581,完全符合USB2.0規(guī)范。 3模塊電路設(shè)計 3.1 模擬量調(diào)理電路 在數(shù)據(jù)采集系統(tǒng)中,對模擬量的采集過程中往往需要對信號進(jìn)行放大、衰減及偏置,使輸入信號滿足A/D芯片的幅度要求,因此模擬量信號的調(diào)理是影響系統(tǒng)性能的主要因素之一。本文采用TI公司生產(chǎn)的LM124運算放大器構(gòu)建偏置及濾波電路,該芯片具有低失調(diào)電壓和漂移、低輸入電壓及電流噪聲、低偏置電流及高帶寬等優(yōu)點。偏置電路的偏置電壓采用芯片LM4040給出穩(wěn)定的-2.5V,電路設(shè)計如圖 2所示。為了濾除電路及傳感器帶來的噪聲,利用運算放大器建立了二階有源低通濾波器,濾波器的帶寬可以通過更換濾波器的電阻和電容的大小來定。 3.2 A/D轉(zhuǎn)換模塊電路 利用AD7938作為采樣電路的轉(zhuǎn)換芯片,如圖 4所示,其中AD7938的控制信號CS、RD、WR、W/B、CONVST及其輸出信號BUSY都接FPGA,由FPGA的數(shù)字邏輯對其進(jìn)行控制,其8位數(shù)據(jù)線也直接接到FPGA的I/O口。 3.3 USB模塊接口電路 USB目前已逐漸成為現(xiàn)代數(shù)據(jù)傳輸?shù)陌l(fā)展趨勢,為多點數(shù)據(jù)采集提供了很大的支持,其傳輸速率可達(dá)到480Mb/s,傳輸方式有四種:控制傳輸、同步傳輸、中斷傳輸及批量傳輸,而且通過Hub擴展最多可接127個外設(shè),具有成本低、功耗低、易使用等優(yōu)點。本文選用的ISP1581完全符合USB2.0規(guī)范。如圖5所示為ISP1581模塊原理圖,該芯片的控制引腳、數(shù)據(jù)總線及地址總線都與FPGA的I/O相連。 3.4 DSP與FPGA的接口電路 DSP與FPGA之間通過總線方式連接,接口原理框圖如圖 6所示。DSP的數(shù)據(jù)總線寬度為32位,地址總線寬度為22位,將FPGA作為DSP的外設(shè),地址的分配為:040,0000H040,000FH,通過STRB、R/W信號及PAGE1信號的組合邏輯對FPGA進(jìn)行讀/寫操作。 4軟件設(shè)計 軟件設(shè)計包括FPGA的軟件設(shè)計和DSP的軟件設(shè)計,其中DSP的軟件在CCSV3x4x環(huán)境下利用C語言進(jìn)行開發(fā),在此就不再贅述。FPGA的軟件開發(fā)環(huán)境是ISE7.1軟件平臺,利用VHDL硬件描述語言進(jìn)行開發(fā)。根據(jù)FPGA完成的功能,按照模塊可以劃分為與DSP接口模塊、USB芯片控制模塊及A/D控制模塊。其中A/D控制模塊按照AD7938的時序利用狀態(tài)機實現(xiàn)其控制,其中狀態(tài)描述線程的程序如下。 State_description: process(current_state) begin case current_state is when state0 = conv_nZ); when state1 = conv_n conv_nZ); when st22 = conv_nZ); when state2 = conv_nZ); when state3 = conv_nZ); when st4 = conv_nZ); when st44 = conv_nZ); when state4 = conv_nZ); when st444 = conv_nZ); when state5 = conv_nZ); when others = conv_nZ); end case; end process; 5結(jié)束語 本系統(tǒng)采用浮點型DSP TMS320VC33作為主處理器,利用FPGA強大的數(shù)字邏輯功能,簡化了硬件的設(shè)計,利用USB2.0與上位機進(jìn)行通訊,具有數(shù)據(jù)采集速度快、功耗低、易于使用等優(yōu)點。 _ 1 周立功. USB固件編程與驅(qū)動開發(fā)M. 北京: 北京航空航天大學(xué)出版社, xx. 2 楊永東, 曾慶立. 基于FPGA+DSP的高速數(shù)