VHDL--Quartus-II調(diào)用Modelsim進(jìn)行仿真

1、VHDL - Quartus II （ 11.1 版本）調(diào)用Modelsim 進(jìn)行仿真之前仿真一直是用Quartus II 自帶的“ Vector Waveform File ”，但因其功能有限，在老師的推薦下接觸了Modelsim, 搗騰了一段時(shí)間之后總算有所收獲了。在查資料的過程中，發(fā)現(xiàn)好多二者聯(lián)合的講解都是用Verilog 語言寫的例子， 而 VHDL 很少。以下是我總結(jié)的用VHDL語言的具體步驟以及要注意的細(xì)節(jié)坎坷的路就略過了，直接展示成果。例子是八位七段數(shù)碼管的動(dòng)態(tài)掃描顯示一用 Quartus II 進(jìn)行 VHDL 語言編譯1. 首先建立工程File-New project Wiza

2、rd （第三個(gè)圖標(biāo)）填入所建工程的目錄以及名稱，注意稍后的源程序中實(shí)體名必須和這里的名稱相同。填好后單擊finish ，然后單擊yes。2.新建 VHDL 源程序文件File-New-VHDL File-OK將程序?qū)戇M(jìn)去（這里只講步驟，不講源程序的寫法）注意：程序中的實(shí)體名必須和之前建工程時(shí)所命名的文件名相同！然后保存一下，不用改動(dòng)，直接單擊保存。3. 編譯快捷鍵按鈕在界面中上方的紅色倒三角，顯示編譯成功之后關(guān)閉編譯報(bào)告。4.設(shè)備設(shè)置具體的實(shí)驗(yàn)器件根據(jù)提供的實(shí)驗(yàn)板設(shè)定Assignment-Device4.引腳分配Assignment-Pin Planner在 Location 下的方格中填入對(duì)

3、應(yīng)的硬件引腳，也是根據(jù)實(shí)驗(yàn)板而定6.引腳分配好之后再次編譯一下，使分配的引腳起作用。一、調(diào)用 Modelsim1、 設(shè)置仿真工具為Modelsim-alteraTool-Options-EDA Tool Options,在 Modelsim-Altera 后面的地址改為 Modelsim-Altera.exe 在你電腦中的位置， 然后點(diǎn)擊 OK。2、 寫 TestBench 文件，這里使用Quartus II 生成的模板Processing-start-Start TestBench Template Writer,顯示成功后關(guān)閉生成報(bào)告。這時(shí)會(huì)生成后綴為.vht 的文件就是我們需要的，可以在

4、這個(gè)實(shí)驗(yàn)開始時(shí)所建工程名的文件夾下的simulation 子文件夾下找到。 我們可以通過Quartus II 左上角的打開圖標(biāo)打開 .vht到。然后在文件，注意把文件類型更改成All files 或者下圖所示的類型，simulation 文件夾下找到并打開它。否則會(huì)找不模板已經(jīng)給出了端口部分的代碼、接口變量的聲明和例化語句映射等，我們要做的就是在其后的進(jìn)程 Process 中填入需要的測(cè)試代碼。如下：注意： init 和 always 為關(guān)鍵字，需要改動(dòng)一下保存一下3、 將 TestBench 添加到工程中單擊 Open點(diǎn)擊 Add 后，一直單擊OK 到 Setting 界面全部關(guān)閉。4、 可

5、以開始仿真了Tools-Run simulation Tool-RTL Simulation,這時(shí)就會(huì)自動(dòng)啟動(dòng)Modelsim 軟件如果之前的主程序以及TestBench沒有錯(cuò)誤了，就會(huì)出現(xiàn)下面的界面點(diǎn)擊上面的紅點(diǎn)（stop ） ,單擊 Run 按鈕（旁邊的時(shí)間根據(jù)實(shí)際需要調(diào)整），并通過Ctrl+鼠標(biāo)滾動(dòng)或者界面上的加號(hào)按鈕，可以將波形調(diào)整到如下容易察看的間距，另外如果感覺一串0 和 1 的組合不容易看懂， 可以右擊通過下面的方式將二進(jìn)制數(shù)改為十進(jìn)制或者十六進(jìn)制的形式。最終的波形圖如下：經(jīng)檢驗(yàn)與實(shí)驗(yàn)?zāi)康南喾希钦_的。另外，可以滾動(dòng)波形下方的游標(biāo)來觀察不同時(shí)刻的波形。至此， Quarts II 調(diào)用 Modelsim 已經(jīng)圓滿完成了，剩下的就是將程序下載到硬件實(shí)驗(yàn)板上進(jìn)行驗(yàn)證了。注意：1.工程名稱必須和主程序（.Vhd 文件）中的實(shí)體名相同。2.TestBench名稱必須和TestBench 程序（.Vht 文件）中的實(shí)體名相同。3.所有在進(jìn)程（process）中用到的變量和信號(hào)都要進(jìn)行初始