基于VHDL交通燈系統(tǒng)的設(shè)計(jì)畢業(yè)論文

1、畢業(yè)設(shè)計(jì)（論文）報(bào)告 題 目 基于vhdl交通燈系統(tǒng)的設(shè)計(jì) 系 別 專 業(yè) 班 級(jí) 學(xué)生姓名 學(xué) 號(hào) 指導(dǎo)教師 2013年 4 月基于vhdl的交通燈系統(tǒng)設(shè)計(jì)摘要：當(dāng)今時(shí)代是一個(gè)自動(dòng)化時(shí)代，交通燈控制等很多行業(yè)的設(shè)備都與計(jì)算機(jī)密切相關(guān)。因此，一個(gè)好的交通燈控制系統(tǒng)，將給道路擁擠、違章控制等方面給予技術(shù)革新。隨著大規(guī)模集成電路及計(jì)算機(jī)技術(shù)的迅速發(fā)展，以及人工智能在控制技術(shù)方面的廣泛運(yùn)用，智能設(shè)備有了很大的發(fā)展，是現(xiàn)代科技發(fā)展的主流方向。本文介紹了一個(gè)交通燈系統(tǒng)的設(shè)計(jì)，模擬實(shí)現(xiàn)了紅、綠燈指揮交通的功能。傳統(tǒng)的交通燈控制系統(tǒng)多數(shù)由單片機(jī)或plc實(shí)現(xiàn)，本文介紹的是基于eda技術(shù)設(shè)計(jì)交通燈系統(tǒng)的一種方案

2、。eda技術(shù)的一個(gè)重要特征就是使用硬件描述語(yǔ)言(hdl)來(lái)完成系統(tǒng)的設(shè)計(jì)文件，應(yīng)用vhdl的數(shù)字電路實(shí)驗(yàn)降低了數(shù)字系統(tǒng)的設(shè)計(jì)難度,這在電子設(shè)計(jì)領(lǐng)域已得到設(shè)計(jì)者的廣泛采用。本設(shè)計(jì)就是針對(duì)交通信號(hào)燈控制器的設(shè)計(jì)問(wèn)題，提出了基于vhdl語(yǔ)言的交通信號(hào)燈系統(tǒng)的硬件實(shí)現(xiàn)方法。vhdl(即超高速集成電路硬件描述語(yǔ)言)是隨著可編程邏輯器件(pld)的發(fā)展而發(fā)展起來(lái)的一種硬件描述語(yǔ)言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是電子設(shè)計(jì)自動(dòng)化(eda)的關(guān)鍵技術(shù)之一。它采用一種自上而下(top-down)的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，如劃分為若干子模塊，最后完成系統(tǒng)硬件的

3、整體設(shè)計(jì)。它支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，支持階層設(shè)計(jì)，提供模塊設(shè)計(jì)的創(chuàng)建。vhdl設(shè)計(jì)技術(shù)對(duì)可編程專用集成電路(asic)的發(fā)展起著極為重要的作用。通過(guò)對(duì)系統(tǒng)進(jìn)行結(jié)構(gòu)分析，采用了層次化的設(shè)計(jì)方法，給出了各個(gè)模塊的vhdl程序，并且利用max plus對(duì)應(yīng)用程序進(jìn)行了仿真，并給出了相應(yīng)的仿真結(jié)果。在用vhdl語(yǔ)言進(jìn)行電路設(shè)計(jì)時(shí),應(yīng)充分認(rèn)識(shí)到vhdl語(yǔ)言的特點(diǎn),從設(shè)計(jì)思想、語(yǔ)句運(yùn)用及描述方法上等多方面對(duì)電路進(jìn)行優(yōu)化設(shè)計(jì)。通過(guò)電路優(yōu)化設(shè)計(jì),可以使用規(guī)模更小的可編程邏輯芯片,從而降低系統(tǒng)成本。關(guān)鍵詞：交通信號(hào)燈、vhdl、仿真 the system design of traffic light

4、s based on vhdlabstract：the modern age is an era of automation, traffic light control equipment for many industries are closely related with the computer. therefore, a good traffic light control system, will bring technical innovations for road congestion, illegal control, etc. with the rapid develo

5、pment of large scale integrated circuits and computer technology and the extensive use of intelligent devices in the control of artificial intelligence technology, intelligent devices have gotten great progress and become the mainstream of the development of modern science . this paper describes the

6、 system design of traffic lights ,simulation realized the function of red, green light directing traffic.traditional traffic light control system is mostly achieved by a single chip or plc, this paper introduces a scheme of the design of traffic signal systems based on eda technology . an important

7、feature of eda technology is the use of hardware description language (hdl) to complete the system design documents, the experiment applied vhdl digital circuit reduces the difficulty of digital system design, which has been widely adopted by the designers of electronic area. this design puts forwar

8、d a method of hardware implementation for traffic lights system based on vhdl language to resolve the design problem of traffic signal controller .vhdl (i.e., ultra high speed integrated circuit hardware description language) is with the development of programmable logic devices (pld) and developed

9、a kind of hardware description language, is mainly used to describe the structure of the digital system, behavior, function and interface of electronic design automation (eda) is one of the key technologies. (top - down) it uses a top-down design method, namely from the overall system requirements,

10、from top to down gradually to refine design content, such as divided into sub modules, finally completed the overall design of the system hardware. it supports design library and reusable components to generate, support the class design, module design creation. vhdl design technology of programmable

11、 application-specific integrated circuit (asic) plays a very important role in the development.each module is given vhdl program by analyzing the structure of the system and using a hierarchical design method, and it applies max plus on the simulation of applications , and the corresponding simulati

12、on results are gained. when design the circuit with vhdl, we should be fully aware of the characteristics of vhdl language and optimize the circuit design from the design, the use of statements and methods of description,etc.through optimizing circuit design, we can use smaller programmable logic ch

13、ip, thereby reducing system cost.keywords: traffic light 、vhdl、simulation 目錄前言1第一章 軟件的介紹31.1 vhdl系統(tǒng)語(yǔ)言特點(diǎn)31.2 vhdl系統(tǒng)語(yǔ)言程序特點(diǎn)41.3 vhdl系統(tǒng)語(yǔ)言基本邏輯指令51.4 vhdl系統(tǒng)語(yǔ)言基本運(yùn)算符及基本數(shù)據(jù)類型5第二章 max+plua的簡(jiǎn)介62.1 max+plua的定義62.2 max+plus開(kāi)發(fā)系統(tǒng)的特點(diǎn)62.3交通燈軟件部分8第三章 cpld的介紹153.1cpld簡(jiǎn)介153.2cpld發(fā)展動(dòng)態(tài)及應(yīng)用153.3cpld的特點(diǎn)153.4如何使用153.5 fpga與cp

14、ld的辨別和分類16第四章 設(shè)計(jì)流程和硬件介紹184.1設(shè)計(jì)要求184.2交通燈系統(tǒng)基本原理圖184.3系統(tǒng)硬件模塊及功能介紹184.3.1時(shí)鐘模塊184.3.2輸入模塊194.3.3輸出模塊194.3.4 cpld模塊204.3.5電源模塊21第五章 仿真波形23致 謝24參考文獻(xiàn)25前言 當(dāng)今，紅綠燈安裝在各個(gè)道口上，已經(jīng)成為疏導(dǎo)交通車輛最常見(jiàn)和最有效的手段。但這一技術(shù)在19世紀(jì)就已出現(xiàn)了。1858年，在英國(guó)倫敦主要街頭安裝了以燃煤氣為光源的紅，藍(lán)兩色的機(jī)械扳手式信號(hào)燈，用以指揮馬車通行。這是世界上最早的交通信號(hào)燈。1868年，英國(guó)機(jī)械工程師納伊特在倫敦威斯敏斯特區(qū)的議會(huì)大廈前的廣場(chǎng)上，安

15、裝了世界上最早的煤氣紅綠燈。它由紅綠兩以旋轉(zhuǎn)式方形玻璃提燈組成，紅色表示“停止”，綠色表示“注意”。1869年1月2日，煤氣燈爆炸，使警察受傷，遂被取消。電氣啟動(dòng)的紅綠燈出現(xiàn)在美國(guó)，這種紅綠燈由紅綠黃三色圓形的投光器組成，1914年始安裝于紐約市5號(hào)大街的一座高塔上。紅燈亮表示“停止”，綠燈亮表示“通行”。1918年，又出現(xiàn)了帶控制的紅綠燈和紅外線紅綠燈。帶控制的紅綠燈，一種是把壓力探測(cè)器安在地下，車輛一接近紅燈便變?yōu)榫G燈；另一種是用擴(kuò)音器來(lái)啟動(dòng)紅綠燈，司機(jī)遇紅燈時(shí)按一下嗽叭，就使紅燈變?yōu)榫G燈。紅外線紅綠燈當(dāng)行人踏上對(duì)壓力敏感的路面時(shí)，它就能察覺(jué)到有人要過(guò)馬路。紅外光束能把信號(hào)燈的紅燈延長(zhǎng)一段

16、時(shí)間，推遲汽車放行，以免發(fā)生交通事故。信號(hào)燈的出現(xiàn)，使交通得以有效管制，對(duì)于疏導(dǎo)交通流量、提高道路通行能力，減少交通事故有明顯效果。1968年，聯(lián)合國(guó)道路交通和道路標(biāo)志信號(hào)協(xié)定對(duì)各種信號(hào)燈的含義作了規(guī)定。綠燈是通行信號(hào)，面對(duì)綠燈的車輛可以直行，左轉(zhuǎn)彎和右轉(zhuǎn)彎，除非另一種標(biāo)志禁止某一種轉(zhuǎn)向。左右轉(zhuǎn)彎車輛都必須讓合法地正在路口內(nèi)行駛的車輛和過(guò)人行橫道的行人優(yōu)先通行。紅燈是禁行信號(hào)，面對(duì)紅燈的車輛必須在交叉路口的停車線后停車。黃燈是警告信號(hào)，面對(duì)黃燈的車輛不能越過(guò)停車線，但車輛已十分接近停車線而不能安全停車時(shí)可以進(jìn)入交叉路口。國(guó)外已經(jīng)商業(yè)化的交通仿真軟件有十多種,而國(guó)內(nèi)還處在起步階段。城市交通控制系

17、統(tǒng)與先進(jìn)的電子技術(shù)、計(jì)算機(jī)技術(shù)、自動(dòng)控制技術(shù)、通訊技術(shù)以及人工智能技術(shù)相結(jié)合就產(chǎn)生了智能交通系統(tǒng)，它是具有重要現(xiàn)實(shí)意義的交通解決方案。交通問(wèn)題在世界各國(guó)得到了普遍的重視，美國(guó)、加拿大、歐洲、日本等國(guó)在智能交通領(lǐng)域取得了很大的成績(jī)，智能交通系統(tǒng)的建設(shè)時(shí)間比較長(zhǎng)，積累了很多寶貴的經(jīng)驗(yàn)，促進(jìn)了這些國(guó)家的經(jīng)濟(jì)發(fā)展。中國(guó)的智能交通建設(shè)起點(diǎn)低，起步短，目前越來(lái)越成為制約經(jīng)濟(jì)發(fā)展的瓶頸，如何借鑒發(fā)達(dá)國(guó)家的智能交通發(fā)展經(jīng)驗(yàn)，建設(shè)中國(guó)的智能交通體系成為中國(guó)從事交通事業(yè)研究人員的重要課題。本文采用可編程邏輯器件（cpld）制作，利用軟件編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減少的同時(shí)還提高了穩(wěn)定

18、性，并且可應(yīng)用eda軟件仿真，調(diào)試。每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開(kāi)發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本，易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易采用可編程邏輯器件（cpld）制作，利用軟件編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減少的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用eda軟件仿真，調(diào)試。每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開(kāi)發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本，易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改更加容易。第一章 軟件的介紹1.1 vhdl系統(tǒng)語(yǔ)言特點(diǎn)vhdl是一個(gè)國(guó)際

19、標(biāo)準(zhǔn)，按照ieee的規(guī)則。這種語(yǔ)言的定義是非專有。vhdl不是一個(gè)信息模型，數(shù)據(jù)庫(kù)模式，一種模擬器，一個(gè)工具或一種方法！然而，對(duì)于有效地利用vhdl這種方法和工具是最基本的。vhdl是一種符號(hào)，并且是簡(jiǎn)明完全定義的語(yǔ)言參考手冊(cè)(lrm)。除了其它硬件描述語(yǔ)言此套vhdl, 這在一定程度上定義了一個(gè)專案方式的行為工具使用它們。模擬和合成是使用vhdl語(yǔ)言兩種主要的工具。這種語(yǔ)言參考手冊(cè)沒(méi)有定義模擬器，但明確定義了每個(gè)模擬器必須使用每一部分的語(yǔ)言。vhdl并不限制用戶使用一種描述方式。vhdl允許使用任何方式去描述設(shè)計(jì)-自頂向下,自底向上或中間空出！vhdl可以用來(lái)描述硬件在門級(jí)或更抽象的方式。成

20、功的高水平的設(shè)計(jì)需要一種語(yǔ)言，一套工具和一種適當(dāng)?shù)姆椒?。vhdl是這種語(yǔ)言，你選擇這種工具和方法. 好，我猜想這就是doulos產(chǎn)生的方程！硬件描述語(yǔ)言的主要優(yōu)點(diǎn)：vhdl 是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為 3 種描述形式的混合描述，因此 vhdl 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能， 整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用 vhdl 來(lái)完成。vhdl在電子設(shè)計(jì)中具有以下優(yōu)點(diǎn)：（1）全方位硬件描述從系統(tǒng)到電路。 vhdl具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)， 可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，而且覆蓋面廣，方法靈活

21、。 （2）vhdl語(yǔ)言的數(shù)據(jù)類型豐富!語(yǔ)法嚴(yán)格清晰，串行和并行通用，物理過(guò)程清楚。（3）多種描述方式，適應(yīng)層次化設(shè)計(jì)。 vhdl具有多層次描述系統(tǒng)硬件功能的能力。 能進(jìn)行系統(tǒng)級(jí)的硬件描述!這是它最突出的優(yōu)點(diǎn)。（4）vhdl的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（5）vhdl是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，它的設(shè)計(jì)描述可以被不同的eda 工具所支持，可移植性強(qiáng)，易于共享和復(fù)用。同時(shí)，與其他的硬件描述語(yǔ)言相比，vhdl 還具有以下特點(diǎn)：（1）vhdl具有更強(qiáng)的行為描述能力。強(qiáng)大的行為描述能力避開(kāi)了具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。vhdl 的寬范圍描述能力使它成為高層次設(shè)計(jì)

22、的核心，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言，并可進(jìn)行系統(tǒng)的早期仿真以保證設(shè)計(jì)的正確性。（2） vhdl語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。（3）vhdl豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（4） vhdl對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（5） 對(duì)于用 vhdl 完成的一個(gè)確定的設(shè)計(jì)，可以利用eda工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把 vhdl 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（6） 用 vhd

23、l 語(yǔ)言編寫(xiě)的源程序便于文檔管理，用源代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。電子系統(tǒng)利用vhdl 設(shè)計(jì)時(shí)，設(shè)計(jì)方法有系統(tǒng)行為級(jí)描述算法，寄存器傳輸級(jí)算法和結(jié)構(gòu)級(jí)描述；vhdl源代碼是作為eda綜合工具的輸入代碼，因此有效的vhdl建模風(fēng)格是控制綜合結(jié)果的最為有效的手段。要建立vhdl源代碼，設(shè)計(jì)者必須了解 vhdl與綜合結(jié)果的關(guān)系。 綜合算法不同，對(duì)于同樣的硬件描述，可能會(huì)得到不同的綜合結(jié)果。 即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時(shí)延特性都會(huì)有很大的差別，甚至某些額外的電路還使得系統(tǒng)運(yùn)行效率達(dá)不到要求。1.2 vhdl系統(tǒng)語(yǔ)言

24、程序特點(diǎn)（1）vhdl程序結(jié)構(gòu)：一個(gè)完整的vhdl 程序通常包括實(shí)體 (entity) 、結(jié)構(gòu)體 (architecture) 、配置 (configuration) 、程序包集合 (package) 和庫(kù) (library)5 個(gè)部分。前 4 部分是可分別編譯的源設(shè)計(jì)單元。庫(kù)存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、配置和程序包集合。 vhdl 的程序結(jié)構(gòu)至少由實(shí)體 (entity) 和結(jié)構(gòu)體 (architecture) 兩部分組成。實(shí)體是 vhdl 的硬件抽象 , 它表示具有明確的輸入、輸出的硬件設(shè)計(jì)的一部分。結(jié)構(gòu)體指定設(shè)計(jì)實(shí)體輸入和輸出之間的行為、邏輯關(guān)系或功能 , 并且可以采用行為風(fēng)格、數(shù)據(jù)流風(fēng)格

25、、結(jié)構(gòu)化風(fēng)格或 3 種風(fēng)格的混合形式進(jìn)行描述。1.3 vhdl系統(tǒng)語(yǔ)言基本邏輯指令在vhdl 語(yǔ)言中 , 通常把用來(lái)保存數(shù)據(jù)的一些單元稱為對(duì)象。在 vhdl 語(yǔ)言中 , 對(duì)象包 括 4 類 : 常量 (constant) 、信號(hào) (signal) 、變量 (variable) 和文件 (file) 。對(duì)于每一個(gè)對(duì)象來(lái)說(shuō) , 它都需要具有自己的類和類型。其中 , 類屬用來(lái)指明對(duì)象屬于常量、信號(hào)、變量和文件中的哪一類 ; 而類型則用來(lái)指明該對(duì)象具有哪種數(shù)據(jù)類型。1.4 vhdl系統(tǒng)語(yǔ)言基本運(yùn)算符及基本數(shù)據(jù)類型vhdl提供了6種預(yù)定義的運(yùn)算操作符，分別是：賦值運(yùn)算符,邏輯運(yùn)算符,算術(shù)運(yùn)算符,關(guān)系運(yùn)算

26、符,移位運(yùn)算符,并置運(yùn)算符。vhdl是一種強(qiáng)類型語(yǔ)言，要求設(shè)計(jì)實(shí)體中的每一個(gè)常數(shù)、信號(hào)、函數(shù)以及設(shè)定的各種參量都必須具有確定的數(shù)據(jù)類型，并且相同的數(shù)據(jù)類型的量才能相互傳遞和作用。vhdl作為強(qiáng)類型語(yǔ)言的好處是使用vhdl編譯或綜合工具很容易找出設(shè)計(jì)中的各種常見(jiàn)錯(cuò)誤。vhdl中的數(shù)據(jù)類型可以分為在現(xiàn)成程序包中可以隨時(shí)獲得的標(biāo)準(zhǔn)數(shù)據(jù)類型和用戶自定義數(shù)據(jù)類型兩個(gè)類別。標(biāo)準(zhǔn)的vhdl數(shù)據(jù)類型是vhdl最常用、最基本的數(shù)據(jù)類型，這些數(shù)據(jù)類型都已經(jīng)在vhdl的標(biāo)準(zhǔn)程序包standard和std_logic_1164.及其他的標(biāo)準(zhǔn)程序包中作了定義，并在設(shè)計(jì)時(shí)可以隨時(shí)調(diào)用。vhdl的標(biāo)準(zhǔn)數(shù)據(jù)類型有：整數(shù)（in

27、teger）、實(shí)數(shù) (real)、位(bit)、位矢量(bit_vector)、布爾量(boolean)、字符(character)、字符串(siring)、時(shí)間(time)等。第二章 max+plua的簡(jiǎn)介2.1 max+plua的定義max+plus是altera公司上一代的pld開(kāi)發(fā)軟件，提供的fpga/cpld開(kāi)發(fā)集成環(huán)境，altera是世界上最大可編程邏輯器件的供應(yīng)商之一。max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的eda軟件。在max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)

28、輸入、快速處理和器件編程。目前altera已經(jīng)停止開(kāi)發(fā)maxplusii，而轉(zhuǎn)向quartusii軟件平臺(tái)。2.2 max+plus開(kāi)發(fā)系統(tǒng)的特點(diǎn)1、 開(kāi)放的界面max+plus支持與cadence，exemplarlogic，mentor graphics，synplicty，viewlogic和其它公司所提供的eda工具接口。2、與結(jié)構(gòu)無(wú)關(guān) max+plus系統(tǒng)的核心complier支持altera公司的flex10k、flex8000、flex6000、max9000、max7000、max5000和classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。3、完

29、全集成化 max+plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。4、豐富的設(shè)計(jì)庫(kù)max+plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（macro-function）以及新型的參數(shù)化的兆功能（mage-function）。5、模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。6、硬件描述語(yǔ)言（hdl）max+plus軟件支持各種hdl設(shè)計(jì)輸入選項(xiàng)，包括vhdl、verilog hdl和altera自己的硬件描述語(yǔ)言ahdl。7、opencore特征max+plus軟件具有

30、開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。max+plusii是最優(yōu)秀的pld開(kāi)發(fā)平臺(tái)之一，適合開(kāi)發(fā)中小規(guī)模pld/fpga。fpga/cpld設(shè)計(jì)流程歸納為以下4個(gè)步驟，這與asic設(shè)計(jì)有相似之處。max+plus ii的設(shè)計(jì)過(guò)程可用圖2-1流程圖表示。圖2-1：max+plus ii設(shè)計(jì)流程圖其中：1、設(shè)計(jì)輸入用戶可使用max+plus ii10.0提供的圖形編輯器和文本編輯器實(shí)現(xiàn)圖形，hdl的輸入，也可輸入網(wǎng)表文件。2、項(xiàng)目編譯完成對(duì)設(shè)計(jì)的處理，max+plus ii10.0提供了一個(gè)完全集成的編譯器（compiler）。它可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過(guò)程

31、中其生成一系列標(biāo)準(zhǔn)文件可進(jìn)行時(shí)序模擬，適配等。若在編譯的某個(gè)環(huán)節(jié)出錯(cuò)，編譯器會(huì)停止編譯，并告訴錯(cuò)誤的原因及位置。圖2-2即為max+plus ii10.0編譯器編譯對(duì)話框。 圖2-2 ： max+plus ii10.0 編譯器的編譯過(guò)程3、項(xiàng)目校驗(yàn)完成對(duì)設(shè)計(jì)的功能，時(shí)序仿真；進(jìn)行時(shí)序分析，判斷輸入輸出間的延遲。4、項(xiàng)目編程將設(shè)計(jì)下載/配置到epm7128可編程器件中去。2.3交通燈軟件部分軟件部分，主要有定時(shí)計(jì)數(shù)模塊、七段數(shù)碼管的輸出顯示模塊、紅、綠、黃三色燈的控制模塊、分頻器、2-4譯碼器。見(jiàn)圖2-3數(shù)據(jù)選擇器七段譯碼器計(jì)數(shù)器2-4線譯碼器分頻器 ewth ewtl snth sntl cp

32、東西及南北方向紅綠燈時(shí)間及指示 clk圖2-3：cpld模塊內(nèi)部組成以下為cpld模塊中的一些主要程序1）紅綠燈模塊程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity jtd isport(clk:in bit;ewr,ewy,ewg:out std_logic;ewth,ewtl:out std_logic_vector(3 downto 0);end jtd;architecture a of jtd istype rgyew is(yellow,green,red);-ty

33、pe rgysn is(yellow,green,red);begin process(clk)variable aew:std_logic;variable thew,tlew:std_logic_vector(3 downto 0);variable stateew:rgyew;begin if clkevent and clk=1 thencase stateew iswhen green=if aew=0 thenthew:=0011;tlew:=1001;aew:=1;ewg=1;ewrif aew=0 thenthew:=0100;tlew:=0100;aew:=1;ewr=1;e

34、wyif aew=0 thenthew:=0000;tlew:=0100;aew:=1;ewy=1;ewg=0;else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001; thew:=thew-1; else tlew:=tlew-1; end if; else thew:=0000; tlew:=0000; aew:=0; stateew:=red; end if; end if;end case;end if;ewth=thew;ewtl=tlew;end process;end a;2）分頻器程序：ent

35、ity clkdiv is port(clk:in std_logic;clk_div12:out std_logic);end clk_div;archtecture rtl 0f clk_div is signal count:std_logic_vector( 22 downto 0); signal clk_temp:std_logic;begin process(clk) begin if(clkevent and clk=1) then if(count=”10110111000110101111111”) then count0); clk_temp=not clk_temp;

36、else count=count+1; end if; end if; end process; clk_div12sssssssssss=”0000000”;end case;end process;end a；第三章 cpld的介紹3.1cpld簡(jiǎn)介cpld(complex programmable logic device)復(fù)雜可編程邏輯器件，是從pal和gal器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“

37、在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。cpld由可編程邏輯宏單元(mc，macro cell)圍繞中心的可編程互連矩陣單元組成。其中mc結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的i/o單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于cpld內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。3.2cpld發(fā)展動(dòng)態(tài)及應(yīng)用20世紀(jì)70年代，最早的可編程邏輯器件-pld誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字

38、電路具有很強(qiáng)的靈活性，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)pld只能設(shè)計(jì)小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件-cpld。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測(cè)控設(shè)備等方面。3.3cpld的特點(diǎn)cpld具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用cpld器件。cpld器件已

39、成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。3.4如何使用cpld是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 這里以搶答器為例講一下它的設(shè)計(jì)（裝修）過(guò)程，即芯片的設(shè)計(jì)流程。cpld的工作大部分是在電腦上完成的。打開(kāi)集成開(kāi)發(fā)軟件(altera公司 max+pluxii)畫(huà)原理圖、寫(xiě)硬件描述語(yǔ)言（vhdl，verilog）編譯給出邏輯電路的輸入激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確進(jìn)行管

40、腳輸入、輸出鎖定（7128的64個(gè)輸入、輸出管腳可根據(jù)需要設(shè)定）生成代碼通過(guò)下載電纜將代碼傳送并存儲(chǔ)在cpld芯片中。7128這塊芯片各管腳已引出，將數(shù)碼管、搶答開(kāi)關(guān)、指示燈、蜂鳴器通過(guò)導(dǎo)線分別接到芯片板上，通電測(cè)試，當(dāng)搶答開(kāi)關(guān)按下，對(duì)應(yīng)位的指示燈應(yīng)當(dāng)亮，答對(duì)以后，裁判給加分后，看此時(shí)數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問(wèn)題，可重新修改原理圖或硬件描述語(yǔ)言，完善設(shè)計(jì)。設(shè)計(jì)好后，如批量生產(chǎn)，可直接復(fù)制其他cpld芯片，即寫(xiě)入代碼即可。如果要對(duì)芯片進(jìn)行其它設(shè)計(jì)，比如進(jìn)行交通燈設(shè)計(jì)，要重新畫(huà)原理圖、或?qū)懹布枋稣Z(yǔ)言，重復(fù)以上工作過(guò)程，完成設(shè)計(jì)。這種修改設(shè)計(jì)相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對(duì)cpld

41、來(lái)說(shuō)可進(jìn)行上萬(wàn)次。 家庭成員：經(jīng)過(guò)幾十年的發(fā)展，許多公司都開(kāi)發(fā)出了cpld可編程邏輯器件。比較典型的就是altera、lattice、xilinx世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： altera epm7128s(plcc84) lattice lc4128v(tqfp100) xilinx xc95108 (plcc84) ,3.5 fpga與cpld的辨別和分類fpga與cpld的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為cpld，如lattice的isplsi系列、xilinx的xc9500系列、altera的max70

42、00s系列和lattice(原vantis)的mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為fpga，如xilinx的spartan系列、altera的flex10k或acex1k系列等。 cpld更適合完成各種算法和組合邏輯,fpga更適合于完成時(shí)序邏輯。換句話說(shuō),fpga更適合于觸發(fā)器豐富的結(jié)構(gòu),而cpld更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 cpld的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而fpga的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 在編程上fpga比cpld具有更大的靈活性。cpld通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,fpga主要通過(guò)改變內(nèi)部連

43、線的布線來(lái)編程;fp ga可在邏輯門下編程,而cpld是在邏輯塊下編程。 fpga的集成度比cpld高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 cpld比f(wàn)pga使用起來(lái)更方便。cpld的編程采用e2prom或fastflash技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。而fpga的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。 cpld的速度比f(wàn)pga快,并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于fpga是門級(jí)編程,并且clb之間采用分布式互聯(lián),而cpld是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。 在編程方式上,cpld主要是基于e2prom或flash存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。cpld又可分為在編程器上編程和在系統(tǒng)編程兩類。fpga大部分是基于sram編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫(xiě)入sram中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 cpld保密性好,fpga保密性差。 一般情況下,cpld的功耗要比f(wàn)pga大,且集成度越高越明顯。基于以上特點(diǎn)我們選取cpld即em7128slc84作控制芯片。第四章 設(shè)計(jì)流程和硬件介紹