畢業(yè)設(shè)計（論文）基于FPGA的SPI串行外圍接口接口設(shè)計

1、武漢理工大學(xué)本科學(xué)生畢業(yè)設(shè)計（論文）開題報告基于fpga的spi串行外圍接口接口設(shè)計1、目的和意義及發(fā)展現(xiàn)狀spi是英文serial peripheral interface的縮寫，中文意思是串行外圍設(shè)備接口，spi是motorola公司推出的一種同步串行通訊方式，是一種三線同步總線，它是一種常用的標準接口，由于其使用簡單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，spi接口主要應(yīng)用在eeprom，flash，實時時鐘，ad轉(zhuǎn)換器，還有數(shù)字信號處理器和數(shù)字信號解碼器之間等等。當(dāng)然，串口通信還有其他的接口方式，spi接口和uart相比，多了一條同步時鐘線，上面uart的缺點也就是它的優(yōu)點了，對通信

2、雙方的時序要求不嚴格不同設(shè)備之間可以很容易結(jié)合，而且通信速度非常快。一般用在產(chǎn)品內(nèi)部元件之間的高速數(shù)據(jù)通信上面，如大容量存儲器等。這就凸現(xiàn)spi的好處。spi接口的擴展有硬件和軟件兩種方法,軟件模擬spi接口方法雖然簡單方便,但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。這使得與spi有關(guān)的軟件就相當(dāng)簡單，使cpu有更多的時間處理其他事務(wù)。當(dāng)前，基于主從處理器結(jié)構(gòu)的系統(tǒng)架構(gòu)已經(jīng)成為一種主流（如 dsp+fpga,mcu+fpga等），fpga是在asic的基礎(chǔ)發(fā)展出來的，它克服了專用 asic不夠靈活的缺點。與其他中小規(guī)模集成

3、電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。目前，fpga的容量已經(jīng)跨過了百萬門級，使得 fpga成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用fpga來構(gòu)建spi通信接口是切實可行的。參考文獻：1 孫豐軍，余春暄. s p i 串行總線接口的v e r i l o g 實現(xiàn). 北京工業(yè)大學(xué) 電子信息與控制工程學(xué)院 北京 10002.2 劉福奇，劉波. verilog hdl應(yīng)用程序. 電子工業(yè)出版社，2009.103 顧衛(wèi)剛. 串行外圍接口. 陜西：西安交通大學(xué)，2004.4 徐洋等.基于verilog hdl的fpg

4、a設(shè)計與工程應(yīng)用.人民郵電出版社.20095 k.babulu, k.soundara rajan. fpga implement ation of spi transceiver macrocell interface with spi specifications. jntu colleage off engineering，2008.2、基本內(nèi)容和技術(shù)方案2.1、研究的基本內(nèi)容（1）熟悉通信及通信接口相關(guān)方面的知識，學(xué)習(xí)并掌握spi通信接口的結(jié)構(gòu)，協(xié)議及原理。（2）熟悉verilog語言及其開發(fā)環(huán)境ise，使用該語言進行數(shù)字電路（fpga）設(shè)計，慢慢深入verilog語言。（3）設(shè)計流程

5、圖，狀態(tài)圖，并一步步用verilog語言實現(xiàn)仿真驗證i接口串口通信。（4）采用實驗板或自行設(shè)計電路進行調(diào)試，并采用相關(guān)儀器驗證。（5）系統(tǒng)整體調(diào)試、優(yōu)化，或就某一部分進行優(yōu)化并做深入的研究與擴展。2.2、 技術(shù)方案（1）硬件設(shè)計模型硬件實現(xiàn)主要是基于pld的cpld，fpga中實現(xiàn)。如fpga是在asic的基礎(chǔ)發(fā)展出來的，它克服了專用 asic不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。目前，fpga的容量已經(jīng)跨過了百萬門級，使得 fpga成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用f

6、pga來構(gòu)建spi通信接口是切實可行的。下圖模式一種主從模式：微處理器微處理器接口spi總線接口adr_i1:0dat_i7:0dat_o7:0int_owe_ics_omiso_imosi_osck_orst_ispi 接口作為主機與從機的通訊接口,主要完成以下工作： spi將從主機接收到的8位的并行數(shù)據(jù),轉(zhuǎn)換為從機所能接收的串行數(shù)據(jù),并將該數(shù)據(jù)根據(jù)spi協(xié)議送給從機。 主機產(chǎn)生從機所需的時鐘信號sclk,片選信號cs。 接收從從機傳回的讀信號和串行數(shù)據(jù),并將其轉(zhuǎn)換為并行數(shù)據(jù)。（2）系統(tǒng)實現(xiàn)方案用fpga實現(xiàn)spi串行外圍接口是一個比較復(fù)雜的系統(tǒng)較大的系統(tǒng)沒有科學(xué)的設(shè)計方法就很難保證不出錯，

7、并很難言簡意賅的清晰思路完成方案。此方案采用了狀態(tài)機來設(shè)計，本項目的研究主要采用理論分析、邏輯推理、試驗調(diào)試等方法。針對狀態(tài)機，其主要有以下特點：1）有限狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點。 2）狀態(tài)機的結(jié)構(gòu)模式相對簡單。 3）狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊。 4）狀態(tài)機的verilog hdl表述豐富多樣。 5）在高速運算和控制方面，狀態(tài)機更有其巨大的優(yōu)勢。 6）就可靠性而言，狀態(tài)機的優(yōu)勢也是十分明顯的。基于以上特點，用狀態(tài)機的方法描述spi通信過程簡單方便并可靠，基于狀態(tài)機，spi通信接口的狀態(tài)大致轉(zhuǎn)移圖如下所示：首先是spi接口在等待狀態(tài)，當(dāng)檢測到發(fā)送指令時觸發(fā)

8、信號進入發(fā)送狀態(tài)，在系統(tǒng)指令下檢測到寫信號時進入發(fā)送數(shù)據(jù)狀態(tài)，然后一位位發(fā)送數(shù)據(jù)，當(dāng)檢測到讀信號時，進入讀狀態(tài)，當(dāng)檢測到發(fā)送接收都完畢時，進入發(fā)送接收完畢狀態(tài)，再轉(zhuǎn)向等待狀態(tài)。（3）關(guān)鍵技術(shù)的實現(xiàn)時序問題將總線控制信號封裝成指令，使用者只需通過發(fā)送指令的方式操作，避免了復(fù)雜的時序邏輯設(shè)計問題。全雙工傳輸方式的設(shè)計如果全部使用狀態(tài)機的方式完成設(shè)計，則可發(fā)現(xiàn)其很難完成全雙工即收發(fā)獨立模式，則在此過程中可以采用流水線設(shè)計方式，使之收與發(fā)之間獨立進行，便可完成全雙工傳輸方式的設(shè)計。3、進度安排第12周：查閱相關(guān)spi文獻資料，對其相關(guān)研究內(nèi)容進行大體了解，并明確其原理和基本實現(xiàn)方案，完成開題報告，熟悉

9、ise操作和在線調(diào)試，了解verilog hdl語言的基本語法。第34周：詳細理解和研究spi的原理，對verilog hdl語言有一定的理解。第512周：對于verilog hdl語言有深入理解，并具備一定的編程能力，能設(shè)計基本單元器件，并能讀懂大型程序，熟練狀態(tài)機的設(shè)計方法，對spi有著工作過程有著細致的了解第13-16周：完成并修改畢業(yè)論文。第17周: 準備論文答辯。4、指導(dǎo)教師意見 指導(dǎo)教師簽名： 年 月 日 目錄摘要iabstractii1 緒論31.1課題研究背景31.2 spi研究目的及意義41.3 本章小結(jié)42 spi原理分析52.1 spi介紹52.2 spi工作模式62.3

10、 spi傳輸模式62.4 spi協(xié)議72.5 本章小結(jié)83 方案論證103.1在51系列單片機系統(tǒng)中實現(xiàn)103.2 用可編程邏輯器件設(shè)計spi113.3 本章小結(jié)114 spi的電路設(shè)計124.1 spi設(shè)計系統(tǒng)的功能124.2 spi各部分具體實現(xiàn)124.2.2 spi系統(tǒng)中所用的寄存器134.2.3 spi速率控制144.2.4 spi控制狀態(tài)機144.2.5 spi程序設(shè)計流程圖154.3 spi仿真及開發(fā)板上調(diào)試驗證分析164.3.1 仿真分析164.3.2開發(fā)板上調(diào)試184.4 本章小結(jié)205 論文總結(jié)21致謝22參考文獻23附錄124附錄228摘要隨著專用集成電路（asic)設(shè)計技

11、術(shù)的進步以及超大規(guī)模集成電路（vlsi)工藝技術(shù)的飛速發(fā)展，以及其價格的日益降低，采用fpga編程的硬件電路來實現(xiàn)諸如spi接口也日益切實可行，相對軟件實現(xiàn)具有更好的優(yōu)點。spi接口是一種常用的標準接口，由于其使用簡單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，spi接口主要應(yīng)用在eeprom，flash，實時時鐘，ad轉(zhuǎn)換器，還有數(shù)字信號處理器和數(shù)字信號解碼器之間等等。由于spi接口是一種事實標準，并沒有標準協(xié)議，大部分廠家都是參照motorola的spi接口定義來設(shè)計的，但正因為沒有確切的版本協(xié)議，不同廠家產(chǎn)品的spi接口在技術(shù)上存在一定的差別，容易引起歧義，有的甚至無法互聯(lián)（需要用軟件進行

12、必要的修改）。本文基于一種使用較為普遍的協(xié)議來進行設(shè)計，并參照motorola公司的mc68hc11a8單片機中的spi模塊定義來設(shè)計的簡化的spi接口，用verilog語言進行編寫設(shè)計，并在ise軟件上進行設(shè)計仿真，并在基于xlinx公司的spartan-3e芯片的digilent公司出品的nexys2開發(fā)板上用在線邏輯分析儀chipscope進行板上調(diào)試驗證觀察結(jié)果，并完成實現(xiàn)功能，并具有一些獨創(chuàng)性的設(shè)計。關(guān)鍵詞：fpga verilog spi協(xié)議 chipscope ise abstractwith the advances in design technology of asic a

13、nd vlsis rapid development, and its price is lower, the hardware circuit based on fpga programming interface to achieve such as spi is feasible, and it realizes better than software. spi interface is a common standard interface, due to its simple and convenient use and save system resource , a lot o

14、f chips support this interface. spi interface is extensively applied in eeprom, flash, real-time clock, ad converter, and digital signal processor and digital signals decoder, etc.due to the interface is a fact spi standard, and it has no standard protocol, most manufacturers design the spi refer to

15、 the interface definition of motorolas reference.because of no definite agreement, there is a lot of different versions of the products in the technology exists on spi interface, easy cause of ambiguity, some even cannot interconnect (need to do some modification). based on a common protocols for de

16、sign, and the company mc68hc11a8 microcontroller of motorola module definition to design the spi simplified spi interface, with verilog language writing, and in the design of the software design ise simulation, and based on the xlinx company digilent chip spartan 3e - the nexys2 development board wi

17、th online logic analyzers chipscope on board, and debugging validation observations, and complete functionality has some distinctive design. keywords：fpga verilog spi protocol chipscope ise1 緒論在研究spi串行外圍接口之前，我們首先要對其背景及其研究的目的要有所了解。1.1課題研究背景數(shù)據(jù)傳送有串行傳送和并行傳送兩種方。并行傳送以其高速度占領(lǐng)了數(shù)據(jù)傳送領(lǐng)域很長一段時間，采用并行傳送的集成電路、外圍設(shè)備可謂

18、不計其數(shù)，從cpu、ram/rom到打印機。從原理上講，串行傳輸是按位傳輸方式，只利用一條信號線進行傳輸，例如：要傳送一個字節(jié)（8位）數(shù)據(jù)，是按照該字節(jié)中從最高位逐位傳輸，直至最低位。 而并行傳輸是一次將所有一字節(jié)中8位信號一并傳送出去。自然最少需要8根信號線。 如果按每次傳送的數(shù)據(jù)流量來看，并行傳輸要遠快于串口，在電腦發(fā)展初期，由于數(shù)據(jù)傳輸速率不是很高，并行傳輸還是很快的。 但并行傳輸也有它的缺點： （1）干擾問題上面的人已經(jīng)提到。 其根本原因是由于傳輸速率太快，一般達到100m以上，信號線上傳遞的頻率將超過100mhz，想想看，調(diào)頻收音機的頻率也不過88108mhz，也就是說，若用并行傳輸

19、的話，是8根天線放在一起來傳輸信號，易發(fā)生干擾。但如果加強屏蔽，減小信號線間的耦合電容，是可以繼續(xù)增大傳輸速率的，不過這將變得不現(xiàn)實，因為這必然導(dǎo)致信號線將耗用更多金屬，截面積更大。但這并不是不能解決的問題。 （2）并行傳輸速率提升困難的最主要原因是同步問題 并行傳輸時，發(fā)送器是同時將8位信號電平加在信號線上，電信號雖然是以光速傳輸?shù)?，但仍有延遲，因此8位信號不是嚴格同時到達接受端，速率小時，由于每一字節(jié)在信號線上的持續(xù)時間較長，這種到達時間上的不同步并不嚴重，隨著傳輸速率的增加，與8位信號到達時間的差異相比，每一字節(jié)的持續(xù)時間顯得越來越短，最終導(dǎo)致前一字節(jié)的某幾位與后一字節(jié)的幾位同時到達接受

20、端，這就造成了傳輸失敗，而且隨著信號線的加長這種現(xiàn)象還會越發(fā)嚴重，直至無法使用。這是并口傳輸?shù)闹旅秉c。 串行傳輸由于只有一位信號在信號線上，沒有位同步問題，因此傳送頻率可以繼續(xù)提高，當(dāng)前傳輸速率已經(jīng)達到1gb/s（1000m）以上，而且還在提高，而并行傳輸在100mb/s左右就停滯不前了，可以預(yù)見，串行傳輸將會比并行傳輸越來越快。 為此，串行傳輸已經(jīng)成為當(dāng)今外設(shè)接口的主流傳輸方式，為此，摩托羅拉公司開發(fā)出了同步外設(shè)接口(spi)，并隨著時間不斷改進，由于其占用線的資源少，且穩(wěn)定可靠，該總線大量用在與eeprom、adc、flash和顯示驅(qū)動器之類的慢速外設(shè)器件通信，現(xiàn)在很多單片機等都有spi

21、模塊來連接外圍設(shè)備，從而使主機與外設(shè)傳輸數(shù)據(jù)更加方便。1.2 spi研究目的及意義spi是一種同步串行通訊方式，是一種三線同步總線，它是一種常用的標準接口，由于其使用簡單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，spi接口主要應(yīng)用在eeprom，flash，實時時鐘，ad轉(zhuǎn)換器，還有數(shù)字信號處理器和數(shù)字信號解碼器之間等等。當(dāng)然，串口通信還有其他的接口方式，spi接口和uart相比，多了一條同步時鐘線，對通信雙方的時序要求不嚴格不同設(shè)備之間可以很容易結(jié)合，而且通信速度非常快。一般用在產(chǎn)品內(nèi)部元件之間的高速數(shù)據(jù)通信上面，如大容量存儲器等。這就凸現(xiàn)spi的好處。為此，研究spi接口，可以更容易了解并

22、外圍器件傳輸過程，并對其已定義的進行改進，并使之更加可靠，功能強化。spi接口的擴展有硬件和軟件兩種方法,軟件模擬spi接口方法雖然簡單方便,但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。這使得與spi有關(guān)的軟件就相當(dāng)簡單，使cpu有更多的時間處理其他事務(wù)。spi接口是一種事實標準，并沒有標準協(xié)議，大部分廠家都是參照motorola的spi接口定義來設(shè)計的，但正因為沒有確切的版本協(xié)議，不同廠家產(chǎn)品的spi接口在技術(shù)上存在一定的差別，容易引起歧義，有的甚至無法互聯(lián)（需要用軟件進行必要的額修改）。當(dāng)前，基于主從處理器結(jié)構(gòu)的系統(tǒng)架構(gòu)

23、已經(jīng)成為一種主流（如 dsp+fpga,mcu+fpga等），fpga是在asic的基礎(chǔ)發(fā)展出來的，它克服了專用 asic不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。目前，fpga的容量已經(jīng)跨過了百萬門級，使得 fpga成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用fpga來構(gòu)建spi通信接口是切實可行的。并fpga是可編程并可重復(fù)擦寫的，從而具有更大的靈活性，在協(xié)議不標準的情況下，可根據(jù)外圍設(shè)備的不同而靈活的改動spi設(shè)計，使設(shè)計周期大大降低，并與外圍設(shè)備連接更加方便。1.3 本章小結(jié)

24、本章主要介紹了spi的背景，及研究的目的與意義，進而可以知道spi提出的目的以及其現(xiàn)階段的發(fā)展?fàn)顩r，從而可以對spi的這些理解達到舉一反三的目的。2 spi原理分析spi原理主要介紹spi的基本機構(gòu)，工作模式，傳輸模式以及spi的典型協(xié)議，通過此院里的介紹，對于spi的要點介紹，以及其工作過程有一個通透了解，從而可以能設(shè)計達到原理目的的功能設(shè)計以及程序的設(shè)計。2.1 spi介紹 spi總線系統(tǒng)是一種同步串行外設(shè)接口，它可以使mcu與各種外圍設(shè)備以串行方式進行通信以交換信息。外圍設(shè)置flashram、網(wǎng)絡(luò)控制器、lcd顯示驅(qū)動器、a/d轉(zhuǎn)換器和mcu等。spi總線系統(tǒng)可直接與各個廠家生產(chǎn)的多種標

25、準外圍器件直接接口，該接口一般使用4條線：串行時鐘線（sck）、主機輸入/從機輸出數(shù)據(jù)線miso、主機輸出/從機輸入數(shù)據(jù)線most和低電平有效的從機選擇線ss(有的spi接口芯片帶有中斷信號線int或int、有的spi接口芯片沒有主機輸出/從機輸入數(shù)據(jù)線mosi)。spi的通信原理很簡單，它以主從方式工作，這種模式通常有一個主設(shè)備和一個或多個從設(shè)備，需要至少4根線，事實上3根也可以（單向傳輸時）。也是所有基于spi的設(shè)備共有的，它們是sdi（數(shù)據(jù)輸入），sdo（數(shù)據(jù)輸出），sck（時鐘），cs（片選）。 （1）mosi 主設(shè)備數(shù)據(jù)輸出，從設(shè)備數(shù)據(jù)輸入 （2）miso 主設(shè)備數(shù)據(jù)輸入，從設(shè)備數(shù)據(jù)

26、輸出 （3）sclk 時鐘信號，由主設(shè)備產(chǎn)生 （4）cs 從設(shè)備使能信號，由主設(shè)備控制其中cs是控制芯片是否被選中的，也就是說只有片選信號為預(yù)先規(guī)定的使能信號時（高電位或低電位），對此芯片的操作才有效。這就允許在同一總線上連接多個spi設(shè)備成為可能。接下來就負責(zé)通訊的3根線了。通訊是通過數(shù)據(jù)交換完成的，這里先要知道spi是串行通訊協(xié)議，也就是說數(shù)據(jù)是一位一位的傳輸?shù)?。這就是sck時鐘線存在的原因，由sck提供時鐘脈沖，sdi，sdo則基于此脈沖完成數(shù)據(jù)傳輸。數(shù)據(jù)輸出通過 sdo線，數(shù)據(jù)在時鐘上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取。完成一位數(shù)據(jù)傳輸，輸入也使用同樣原理。這樣，在至少

27、8次時鐘信號的改變（上沿和下沿為一次），就可以完成8位數(shù)據(jù)的傳輸。 要注意的是，sck信號線只由主設(shè)備控制，從設(shè)備不能控制信號線。同樣，在一個基于spi的設(shè)備中，至少有一個主控設(shè)備。這樣傳輸?shù)奶攸c：這樣的傳輸方式有一個優(yōu)點，與普通的串行通訊不同，普通的串行通訊一次連續(xù)傳送至少8位數(shù)據(jù)，而spi允許數(shù)據(jù)一位一位的傳送，甚至允許暫停，因為sck時鐘線由主控設(shè)備控制，當(dāng)沒有時鐘跳變時，從設(shè)備不采集或傳送數(shù)據(jù)。也就是說，主設(shè)備通過對sck時鐘線的控制可以完成對通訊的控制。spi還是一個數(shù)據(jù)交換協(xié)議：因為spi的數(shù)據(jù)輸入和輸出線獨立，所以允許同時完成數(shù)據(jù)的輸入和輸出。不同的spi設(shè)備的實現(xiàn)方式不盡相同，

28、主要是數(shù)據(jù)改變和采集的時間不同，在時鐘信號上沿或下沿采集有不同定義，具體請參考相關(guān)器件的文檔。在點對點的通信中，spi接口不需要進行尋址操作，且為全雙工通信，顯得簡單高效。在多個從設(shè)備的系統(tǒng)中，每個從設(shè)備需要獨立的使能信號，硬件上比i2c系統(tǒng)要稍微復(fù)雜一些。最后，spi接口的一個缺點：沒有指定的流控制，沒有應(yīng)答機制確認是否接收到數(shù)據(jù)。2.2 spi工作模式spi由工作方式的不同，可分為兩種模式：主模式和從模式（1） 主模式將master的數(shù)據(jù)傳送給slave，8位數(shù)據(jù)傳送，傳送完畢，申請中斷，如圖2.2.1mosimosisclksclk圖 2.2.1 spi工作主模式（2） 從模式此時，從控

29、制器從simo引腳接收串行數(shù)據(jù)并把數(shù)據(jù)移入自身移位寄存器的最低位或最高位。要注意的是，其是在主控制器輸出時鐘sclk的控制下，在sclk的上升沿或者下降沿讀出一個數(shù)據(jù)輸出給主設(shè)備。其傳播模型如下圖所示：misocssclkmisocssclk圖 2.2.2 spi工作從模式須注意的是，主設(shè)備可以再在任意時刻起動數(shù)據(jù)發(fā)送，因為它控制著sclk信號，而在從模式下，從控制器要發(fā)送數(shù)據(jù)，必須要用先設(shè)置片選信號以確保使能端cs輸入允許。2.3 spi傳輸模式spi 的工作模式分為主模式和從模式，二者都需要在 sck 的作用下才能工作；但主模式不需要 cs 信號，而從模式必須在 cs 信號有效的情況下才能

30、完成。不論是在主模式下還是在從模式下，都要在時鐘極性（cpol）和時鐘相位（cpha）的配合下才能有效地完成一次數(shù)據(jù)傳輸。其中，時鐘極性表示時鐘信號在空閑時的電平；時鐘相位決定數(shù)據(jù)是在 sck的上升沿采樣還是下降沿采樣。根據(jù)時鐘極性和時鐘相位的不同組合，可以得到 spi 總線的4 種工作模式，入圖所示：圖2.3.1 spi四種傳輸模式（1）spi0 模式下的 cpol 為 0，sck的空閑電平為低；cpha 為 0，數(shù)據(jù)在串行同步時鐘的第一個跳變沿（由于 cpol 為低，因此第 1 個跳變沿只能為上升沿）時數(shù)據(jù)被采樣。 （2）spi1 模式下的 cpol 也為 0，sck的空閑電平為低；但是

31、cpha 為 1，數(shù)據(jù)在串行同步時鐘的第二個跳變沿（由于 cpol 為低，因此第 2 個跳變沿只能為下降沿）時數(shù)據(jù)被采樣。 （3）spi2 模式下的 cpol 為 1，sck的空閑電平為高；cpha 為 0，數(shù)據(jù)在串行同步時鐘的第1個跳變沿（由于 cpol 為高，因此第 1 個跳變沿只能為下降沿）時數(shù)據(jù)被采樣。 （4）spi3 模式下的 cpol 為 1，sck的空閑電平為高；cpha 為 1，數(shù)據(jù)在串行同步時鐘的第 2 個跳變沿（由于 cpol 為高，因此第 1 個跳變沿只能為上升沿）時數(shù)據(jù)被采樣。 在上述 4 種模式中，使用的最為廣泛的是 spi0 和 spi3 方式。由于每一種模式都與其

32、他三種不兼容，因此為了完成主、從設(shè)備間的通訊，主、從設(shè)備的 cpol 和 cpha 必須有相同的設(shè)置。讀者需要注意的是：如果主設(shè)備/從設(shè)備在 sck上升沿發(fā)送數(shù)據(jù)，則從設(shè)備/主設(shè)備最好在下降沿采樣數(shù)據(jù)；如果主設(shè)備/從設(shè)備在sck下降沿發(fā)送數(shù)據(jù)，則從設(shè)備/主設(shè)備最好在 sck上升沿采樣數(shù)據(jù)。2.4 spi協(xié)議spi接口是一種事實標準，并沒有標準協(xié)議，大部分廠家都是參照motorola的spi接口定義來設(shè)計的，但正因為沒有確切的版本協(xié)議，不同廠家產(chǎn)品的spi接口在技術(shù)上存在一定的差別，容易引起歧義，有的甚至無法互聯(lián)（需要用軟件進行必要的額修改）。本次設(shè)計基于一種使用較為普遍的協(xié)議來進行設(shè)計，通過簡

33、單協(xié)議來理解并設(shè)計spi接口功能。spi 協(xié)議是一個環(huán)形總線結(jié)構(gòu)，其時序其實比較簡單，主要是在時鐘脈沖 sck 的控制下，兩個雙向移位寄存器 spi數(shù)據(jù)寄存器數(shù)據(jù) 進行數(shù)據(jù)交換。我們假設(shè)主機的 8 位寄存器 spidata1 內(nèi)的數(shù)據(jù)是10101010，而從機的 8 位寄存器 spidata2 內(nèi)的數(shù)據(jù)是 01010101，在上升沿的時候發(fā)送數(shù)據(jù)，在下降沿的時候接收數(shù)據(jù)，最高位的數(shù)據(jù)先發(fā)送，主機和從機之間全雙工通信，也就是說兩個 spi接口同時發(fā)送和接收數(shù)據(jù)，如圖 所示。從圖中我們也可以看到，spidata 移位寄存器總是將最高位的數(shù)據(jù)移出，接著將剩余的數(shù)據(jù)分別左移一位，然后將接收到得數(shù)據(jù)移入

34、其最低位。csmisomosisclkcs1010101001010101msbspidata1lsbmsblsbspidata2圖2.4.1 spi的環(huán)形總線結(jié)構(gòu)如圖 所示，當(dāng)?shù)谝粋€上升沿來的時候，spidata1 將最高位 1 移除，并將所有數(shù)據(jù)左移1位， 這時 mosi 線為高電平，而 spidata2 將最高位 0 移出， 并將所有數(shù)據(jù)左移 1 位， 這樣 miso線為低電平。然后當(dāng)下降沿到來的時候，spidata1 將鎖存 miso 線上的電平，并將其移入其最低位，同樣的，spidata2 將鎖存 mosi 線上的電平，并將其移入最低位。經(jīng)過 8 個脈沖后，兩個移位寄存器就實現(xiàn)了數(shù)據(jù)

35、的交換，也就是完成了一次 spi 的時序。1010101010101010101010101010101010101010101010100011第一個上升沿第一個下降沿圖2.4.2數(shù)據(jù)傳輸示例2.5 本章小結(jié)本章通過對spi的原理分析，介紹其首發(fā)原理及基本結(jié)構(gòu)，再介紹其工作模式，再介紹其傳輸模式和協(xié)議距離。通過以上分析，便可以知道本次設(shè)計的spi所必須具備的功能有哪些，哪些是需要注意的功能。從而可以確定本次設(shè)計的工作模式，以及設(shè)計所的傳輸模式，并且通過介紹的協(xié)議舉例來通過此協(xié)議來設(shè)計spi系統(tǒng)結(jié)構(gòu)。通過本章的分析，本次設(shè)計確定為主模式，及主控模式的設(shè)計，并且四種傳輸模式均需要實現(xiàn)，并且遵循s

36、pi協(xié)議，按照此協(xié)議來設(shè)計spi結(jié)構(gòu)。以此，變可以進行spi結(jié)構(gòu)設(shè)計了。3 方案論證對于spi接口設(shè)計主要分為兩大類，利用單片機如51系列單片機實現(xiàn)和利用fpga等可編程邏輯器件編程實現(xiàn)，下面將分別介紹兩種方法的方法。3.1在51系列單片機系統(tǒng)中實現(xiàn)對于不帶spi串行總線接口的mcs51系列單片機來說，可以使用軟件來模擬spi的操作，包括串行時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出。對于不同的串行接口外圍芯片，它們的時鐘時序是不同的。對于在sck的上升沿輸入（接收）數(shù)據(jù)和在下降沿輸出（發(fā)送）數(shù)據(jù)的器件，一般應(yīng)將其串行時鐘輸出口p1.1的初始狀態(tài)設(shè)置為1，而在允許接口后再置p1.1為0。這樣，mcu在輸出1位s

37、ck時鐘的同時，將使接口芯片串行左移，從而輸出1位數(shù)據(jù)至mcs51單片機的p1.3口（模擬mcu的miso線），此后再置p1.1為1，使mcs51系列單片機從p1.0（模擬mcu的mosi線）輸出1位數(shù)據(jù)（先為高位）至串行接口芯片。至此，模擬1位數(shù)據(jù)輸入輸出便宣告完成。此后再置p1.1為0，模擬下1位數(shù)據(jù)的輸入輸出，依此循環(huán)8次，即可完成1次通過spi總線傳輸8位數(shù)據(jù)的操作。對于在sck的下降沿輸入數(shù)據(jù)和上升沿輸出數(shù)據(jù)的器件，則應(yīng)取串行時鐘輸出的初始狀態(tài)為0，即在接口芯片允許時，先置p1.1為1，以便外圍接口芯片輸出1位數(shù)據(jù)（mcu接收1位數(shù)據(jù)），之后再置時鐘為0，使外圍接口芯片接收1位數(shù)據(jù)(

38、mcu發(fā)送1位數(shù)據(jù))，從而完成1位數(shù)據(jù)的傳送。外圍設(shè)備mcs 511.01.11.31.2圖3.1.1 基于mcs51單片機的spi設(shè)計模型圖3.1.1所示為mcs51系列單片機與存儲器x25f008（e2prom）的硬件連接圖，圖2中，p1.0模擬mcu的數(shù)據(jù)輸出端（mosi），p1.1模擬spi的sck輸出端，p1.2模擬spi的從機選擇端，p1.3模擬spi的數(shù)據(jù)輸入端（miso）。下面介紹用mcs51單片機的匯編語言模擬spi串行輸入、串行輸出和串行輸入/輸出的3個子程序，實際上，這些子程序也適用于在串行時鐘的上升沿輸入和下降沿輸出的其它各種串行外圍接口芯片（如a/d轉(zhuǎn)換芯片、網(wǎng)絡(luò)控制

39、器芯片、led顯示驅(qū)動芯片等）。對于下降沿輸入、上升沿輸出的各種串行外圍接口芯片，只要改變p1.1的輸出電平順序，即先置p1.1為低電平，之后再次置p1.1為高電平，再置p1.1為低電平，則這些子程序也同樣適用。3.2 用可編程邏輯器件設(shè)計spi除了編程方法，還可以用fpga設(shè)計spi，及用可編程邏輯的方法設(shè)計硬件來用單片機直接用簡單的程序來應(yīng)用外圍硬件來實現(xiàn)spi傳輸。通過對spi的結(jié)構(gòu)的了解可以設(shè)計一個系統(tǒng)框架，按照框架完成輸入輸出的功能。一般一個典型的spi系統(tǒng)如下圖所示，其主要包括mpu和一個或幾個外圍器件，spi一端與mpu接口相連，另一端便是負責(zé)傳輸?shù)乃臈l線了。當(dāng)此單片機處于主機模

40、式時，就能與從機進行通信，當(dāng)此單片機處于從機模式時，就能與另一主機通信?？傊粋€系統(tǒng)中只有一個主機，否則無法工作。用fpga設(shè)計的系統(tǒng)框架如下圖3.2.1所示：微處理器微處理器接口spi總線接口adr_i1:0dat_i7:0dat_o7:0int_owe_ics_omiso_imosi_osck_orst_i圖3.2.1 介于spi的fpga設(shè)計系統(tǒng)框架以上兩種便是兩種實現(xiàn)spi的方法，在實際應(yīng)用中，許多單片機已經(jīng)包括了spi接口，可見spi接口應(yīng)用很廣泛，只要高級點的單片機，都自帶spi接口，并且如dsp等也集成了spi接口，可見大多芯片都趨向于用硬件實現(xiàn)而非軟件實現(xiàn)。這是因為軟件模擬s

41、pi接口方法雖然簡單方便,但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無法滿足系統(tǒng)要求，所以采用硬件的方法實現(xiàn)最為切實可行。這使得與spi有關(guān)的軟件就相當(dāng)簡單，使cpu有更多的時間處理其他事務(wù)。在可編程邏輯器件不斷地完善改善完美并且功能強大且日益便宜，用硬件實現(xiàn)已經(jīng)成為可能，在大型系統(tǒng)用硬件實現(xiàn)更加穩(wěn)定。同時可編程邏輯也有自身的優(yōu)點。在外圍器件有改變時，由于可編程邏輯可以重復(fù)擦鞋的優(yōu)點，從而在外圍器件有些許改變之時，可以同時稍微改變可編程的程序，因而可編程又有靈活性大的特點。因此，本次設(shè)計便采用可編程邏輯的方案。3.3 本章小結(jié)本次設(shè)計介紹了軟件硬件兩種方法設(shè)計spi，通過此分

42、析，可以知道spi的設(shè)計方法有哪些方法，通過比較可以得出每種設(shè)計的優(yōu)劣。軟件設(shè)計簡單，但有其缺點，硬件設(shè)計相比復(fù)雜些，但是其靈活性強，可以讓微處理器省出資源。4 spi的電路設(shè)計電路設(shè)計主要是對系統(tǒng)設(shè)計的功能，各部分功能具體實現(xiàn)方案比如管腳說明，寄存器的說明即設(shè)計，以及狀態(tài)機的動態(tài)描述，由各個功能的說明便可設(shè)計出本次spi設(shè)計的流程圖，由流程圖便可以寫出我們所需要的程序。4.1 spi設(shè)計系統(tǒng)的功能本次設(shè)計具有一定的獨創(chuàng)性，有著mc68hc11a8單片機spi接口的全部功能，并在其四種傳輸速率中擴展了另外八種速率，使速率選擇更加靈活。其主要功能如下：本次設(shè)計為主控模式與摩托拉羅說明規(guī)格部分一致

43、并增強了mc68hc11a8單片機spi接口功能添加中斷，當(dāng)每完成一個數(shù)據(jù)產(chǎn)生中斷信號，確保微處理器讀完數(shù)據(jù)后再發(fā)送接收數(shù)據(jù)提供了12種速率選擇提供極性相位選擇，支撐四種傳輸模式充分綜合4.2 spi各部分具體實現(xiàn)如總系系統(tǒng)框架所示，其管腳都列其上，其管腳功能見下表4.2.1所示：表4.2.1 spi設(shè)計管腳端口名稱數(shù)據(jù)位寬信號流向功能描述int_o1output中斷輸出，確保已傳數(shù)據(jù)被讀取rst_i1input異步復(fù)位we_i1input寫使能端，寫數(shù)據(jù)dat_i8input輸入數(shù)據(jù)或指令adr_i2input寫指令數(shù)據(jù)選擇sck_o1outputspi時鐘輸出mosi_o1output數(shù)據(jù)

44、串行輸出miso_i1input數(shù)據(jù)串行輸入cs_o1output選片dat_o8output輸入數(shù)據(jù)并行給微處理器其中，需要強掉的是，adr_i端輸入不同，便使系統(tǒng)處于寫數(shù)據(jù)狀態(tài)還是寫指令狀態(tài)，指令是寫給spi設(shè)計的控制寄存器，以使spi具有不同的功能。4.2.2 spi系統(tǒng)中所用的寄存器本次設(shè)計中spi用到四種寄存器，包括spcr（spi控制寄存器）、sper（spi擴展寄存器）、treg（spi數(shù)據(jù)傳輸/接收寄存器）其功能如下所示： （1）控制寄存器本次設(shè)計時參照mc68hc11a8單片機的spi結(jié)構(gòu)進行設(shè)計，并進行了一些改進，所以本次設(shè)計的控制寄存器的控制位與mc68hc11a8單片機

45、的控制位大致相似，同時進行了一些擴展和不同的功能，擴展在擴展寄存器中再做介紹，其控制寄存器的控制位如下表4.2.2所示：表4.2.2 spi設(shè)計的控制寄存器spiespemsbmstrcpolcphaspr1spr0 其各功能如下： spie ：當(dāng)此為被置位為1時，則中斷允許，即允許中斷，當(dāng)為0時，禁止中斷。 0：禁止中斷 1：允許中斷 spe ：當(dāng)此位被置位為1時，則系統(tǒng)運行，當(dāng)置位為0時，系統(tǒng)不運行。 0：系統(tǒng)運行允許 1：系統(tǒng)允許禁止 msb：此為為在傳輸時是最高位線發(fā)送還是最低位先發(fā)送。當(dāng)為1時，是最高位先發(fā)送，當(dāng)為1時，是最低位先發(fā)送。0：先發(fā)送最低位1：先發(fā)送最高位mstr：此為主

46、從模式選擇位，在本次設(shè)計中，本次設(shè)計只是工作于主控設(shè)備，故此為始終置1即可。cpol：此為系統(tǒng)在空閑時的極性，當(dāng)為0時，其為低電平為空閑時的極性，當(dāng)為1時，其為高電平為空閑時的極性。0：空閑時為低電平1：空閑時為高電平spr:此為速率選擇為，其與擴展寄存器組合成速率選擇，其可為00，01，10，11，與擴展此寄存器組合成一組數(shù)列來選擇數(shù)據(jù)傳輸速率。此刻在速率控制中詳細介紹。（2）擴展寄存器擴展寄存器的八位只用了兩位，其用于與控制寄存器的spr組合成一列數(shù)據(jù)控制數(shù)據(jù)傳輸速率，其組合方式為espr = spre, espr，四位此而控制16種傳輸速率，此在速率控制中詳細介紹。（3）狀態(tài)寄存器狀態(tài)寄

47、存器本次設(shè)計中只去了一位spi_i中斷位，其與spie允許情況下允許中斷，中斷位傳給int_o從而保證單片機完成讀取數(shù)據(jù)后在重新傳輸數(shù)據(jù)，從而保證每位數(shù)據(jù)傳輸完畢，保證數(shù)據(jù)讀取后才能傳送下一位數(shù)據(jù)。4.2.3 spi速率控制速率控制為控制寄存器的低兩位和擴展寄存器的低兩位共同控制的，本次設(shè)計通過此四位的控制一共支持12種速率，其為系統(tǒng)時鐘的n次分頻。本次將每一個控制賦值給clkcnt寄存器，并起每一個時鐘減一，當(dāng)為0是從而影響控制位狀態(tài)機ena = |clkcnt，當(dāng)ena為1是則執(zhí)行狀態(tài)機，從而達到分頻目的其詳細控制如表4.2.3下：表4.2.3 spi的速率控制spreesprclkcnt

48、分頻000002分頻000114分頻001028分頻0011316分頻0100432分頻0101564分頻01106128分頻01117256分頻10008512分頻100191024分頻1010a2048分頻1011b4096分頻由于每一個時鐘上升沿執(zhí)行一次，從而每個完整時鐘sck_o執(zhí)行一次跳變，顧其為2的n此分頻，如上表所示。4.2.4 spi控制狀態(tài)機spi控制狀態(tài)機是本次設(shè)計的核心部分，其實整個設(shè)計的可以說是大腦，控制著整個程序的執(zhí)行過程和完成設(shè)計實現(xiàn)功能?？刂茽顟B(tài)機主要用于片選信號cs的選擇，和輸出時鐘sck的產(chǎn)生，以及數(shù)據(jù)載入和輸出等。它控制各個模塊的狀態(tài)，然后根據(jù)相應(yīng)的狀態(tài)做出

49、相應(yīng)的操作。在狀態(tài)機運行之前，及數(shù)據(jù)傳輸之前，所作的工作便是初始化工作，即必須先確定允許中斷，允許系統(tǒng)運行，設(shè)置先發(fā)送的數(shù)據(jù)位，設(shè)置極性相位和速率，即設(shè)置控制寄存器使之系統(tǒng)進入正常運行狀態(tài)，首先必須設(shè)置spe位為1，即只有其為1時系統(tǒng)才運行，當(dāng)達到adr1:0=10時，便是發(fā)送接收數(shù)據(jù)的命令。此時進入狀態(tài)機的空閑狀態(tài)2b00，在空閑狀態(tài)，所作的工作是設(shè)置空閑的時的極性和相位，完成后便進入發(fā)送準備載入發(fā)送數(shù)據(jù)階段201。此時為達到控制速率，使用一ena =|clkcnt允許位，只有其為1時，才執(zhí)行此狀態(tài)的程序，否則保持，在此狀態(tài)中，所作的工作是反向sck信號，載入數(shù)據(jù)，選中信號片選信號cs端，變

50、開始發(fā)送接收數(shù)據(jù)，同時此時的第一位發(fā)送，便進入2b10狀態(tài)。此狀態(tài)時為配置sck信號，使sck信號輸出脈沖與發(fā)送數(shù)據(jù)脈沖匹配，從而可在sck的上升沿或下降沿鎖存數(shù)據(jù)并發(fā)送數(shù)據(jù)。完成后進入到接受數(shù)據(jù)狀態(tài)2b11，此時為發(fā)送數(shù)據(jù)的核心狀態(tài)，其數(shù)據(jù)接收傳輸寄存器移位完成數(shù)據(jù)的接收，在接收的同時也發(fā)送了一位數(shù)據(jù)，當(dāng)發(fā)送完八次后變進入產(chǎn)生一個中斷位，當(dāng)單片機讀取后變從新設(shè)置spe為0并清除中斷標志位并清零后再次置1變開始下一個八位傳輸接收。少于八次則保留到當(dāng)前狀態(tài)。其狀態(tài)圖如下圖4.2.1所示：00100111ena=1ena=1ena=1&bcnt=0圖4.2.1 傳輸數(shù)據(jù)所用過的狀態(tài)機4.2.5 s

51、pi程序設(shè)計流程圖由上分析，可知，首先是設(shè)置控制寄存器，設(shè)置系統(tǒng)允許，spe為1時系統(tǒng)運行，當(dāng)adr_i為收發(fā)命令時，在滿足條件是便開始傳送數(shù)據(jù)，在傳送數(shù)據(jù)最重要的是sck信號產(chǎn)生以及收發(fā)信號的完成，以及收發(fā)信信號與sck信號的匹配。考慮到這些，其流程圖如下圖4.2.2所示：開始判斷系統(tǒng)允許位spe=1adr_i=2b10&!spi_i&we_i&rst_ispe & (|clkcnt & |state)=0空閑狀態(tài)輸入數(shù)據(jù)，sck反向，選片信號成立spe & (|clkcnt & |state)=0sck反向，匹配sck信號spe & (|clkcnt & |state)=0接收發(fā)送數(shù)據(jù)，s

52、ck反向，發(fā)送八位完畢產(chǎn)生中斷是否是否否是否是圖4.2.2 spi設(shè)計流程圖4.3 spi仿真及開發(fā)板上調(diào)試驗證分析4.3.1 仿真分析綜上可以編寫出spi程序，其程序見附錄1 （1）二分頻時發(fā)送接收數(shù)據(jù)當(dāng)設(shè)置為開始時adr_i為寫指令，即adr_i=00時，寫指令到控制寄存器，adr_i=11時，寫指令到擴展寄存器，以下設(shè)置為中斷允許，系統(tǒng)允許，為主模式，極性為0，即初始狀態(tài)空閑狀態(tài)為低電平，相位為1，即為第一個跳變即第一個上升沿采樣數(shù)據(jù)，設(shè)置速率控制位為00，并設(shè)置擴展寄存器也為0，及為二分頻，則控制寄存器設(shè)置為8hf0，擴展寄存器設(shè)置為8h00。 圖 4.3.1 spi testbenc

53、h設(shè)置如上圖4.3.1所示，其設(shè)置如上所述，即在adr_i=00時，輸入控制寄存器f0，當(dāng)為adr_i=11,輸入擴展寄存器為00.如上所示。其仿真波形如下圖4.3.2所示：圖4.3.2 spi的仿真波形由其結(jié)果可知在mosi_o在一個sck_o時鐘時輸出一位數(shù)據(jù)，與實際相符，且sck_o時鐘剛好為二分頻，輸入數(shù)據(jù)位8hb5，二進制為10110101，看mosi_o在每個sck_o時鐘為單位看數(shù)據(jù)輸出為10110101，與輸入數(shù)據(jù)一致，在第一個數(shù)據(jù)開始發(fā)送或接收時，可以看到選片信號為1成立，inta_o在第八個時鐘為1，產(chǎn)生中斷輸出，由結(jié)果與實際設(shè)計預(yù)計一致。（2）四分頻時發(fā)送接收數(shù)據(jù)上只是一

54、個功能測試，先測試是否能選擇頻率，現(xiàn)選擇頻率為四分頻，看結(jié)果是否一致，于是設(shè)置控制寄存器為8hf1，擴展寄存器為8h00，其仿真結(jié)果如圖 所示：圖 4.3.3 spi testbench設(shè)置圖4.3.2 spi的仿真波形可以看到其結(jié)果與預(yù)期一致，sck_o為系統(tǒng)時鐘的四分頻，且輸出信號也是隨著一個sck_o時鐘變化而變化，其mosi_o與sck_o變化一致。4.3.2開發(fā)板上調(diào)試chipscope是xilinx推出的一款在線調(diào)試軟件，價格便宜，通過它完全可以脫離傳統(tǒng)邏輯分析儀(太貴)來調(diào)時序，觀察fpga內(nèi)部的任何信號，觸發(fā)條件、數(shù)據(jù)寬度和深度等的設(shè)置也非常方便，但是肯定也存在不足，比如速度和

55、數(shù)據(jù)量方面。chipscope本身是一個邏輯分析儀，主要用于在上板測試過程中采集并觀察芯片內(nèi)部信號，以便于調(diào)試。在本次觀察中添加了vio核和ila核，看到兩個窗口的觀察結(jié)果，此時需要將源程序進行例化，例化后的程序見附錄4所示。（1） miso_i等于1以下是用chipscope觀察的波形情況：如圖一所示，其與仿真波形基本一致，其輸入信號為10110101，初始條件設(shè)置為控制寄存器設(shè)置為8b11110000，擴展寄存器設(shè)置為0，則其波形如下所示：圖4.3.3 板上調(diào)試波形圖如圖 所示，此為lla波形窗口，可以看到由其結(jié)果可知在mosi_o在一個sck_o時鐘時輸出一位數(shù)據(jù)，與實際相符，且sck_o時鐘剛好為二分頻，輸入數(shù)據(jù)位8hb5，二進制為10110101，看mosi_o在每個sck_o時鐘為單位看數(shù)據(jù)輸出為10110101，與輸入數(shù)據(jù)一致，在第一個數(shù)據(jù)開始發(fā)送或接收時，可以看到選片信號為1成立，inta_o在第八個時鐘為1，產(chǎn)生中斷輸出，由結(jié)果與實際設(shè)計預(yù)計一致。由于在此時無法每一個時鐘去輸入miso_i的值，因為在系統(tǒng)運行時一旦達到仿真條件便運行完畢，故在此仿真中無法隨意設(shè)置miso_i，