畢業(yè)設(shè)計(jì)（論文）HDB3碼編譯碼電路的設(shè)計(jì)

1、hdb3碼編譯碼電路的設(shè)計(jì)（陜西理工學(xué)院 電信工程系 通信041班，陜西 漢中，723000）摘要：在數(shù)字通信中,選擇合適在信道中傳輸?shù)拇a型是十分重要的,hdb3碼（三階高密度碼）是比較常用的信道傳輸碼型,因此hdb3碼的編譯碼就顯得非常重要。通過對(duì)hdb3編譯碼原理的分析，提出了一種基于可編程邏輯器件epm7064lc84-15實(shí)現(xiàn)hdb3編譯碼的方法，給出了軟件設(shè)計(jì)流程、原理圖和仿真波形。編譯碼器已通過硬件下載、測(cè)試，可用于實(shí)際電路中。此方法中由于cpld可重復(fù)編程的特點(diǎn)，可對(duì)其進(jìn)行在線修改，便于設(shè)備的調(diào)試和運(yùn)行。關(guān)鍵詞：三階高密度碼；復(fù)雜可編程邏輯器件；編譯碼design of hdb3

2、 encoding and decoding circuit gaoniniinstructor：long guangli(grade 04 class 1 major of communication engineering department of electronics and information engineering shaanxi university of technology， hanzhong of shaanxi province,723000)abstract: in digital communication, it is very important for t

3、ransmitting quality.hdb3 is the abbreviation of high density bipolar 3.its used in digital transmission,so its important to design circuit of hdb3.by analyzing the principle of hdb3 encoding and decoding,this paper gives a novel hdb3 encoding method based on epm7064lc84-15 and the flow of software d

4、esign、schematic diagram and the simulated waveform of hdb3 encoder and decoder.downloading and testing shows that this encoder and decoder has stable performance and therfore can be applied to circuitry.since cpld can be reprogrammed,it can be repaired online,thus making it convenient to debug and r

5、un the equipment.key words: hdb3；cpld；encoding and decoding 目 錄摘要：iabstract:ii第1章 緒 論21.1 課題背景21.1.1 eda技術(shù) 簡(jiǎn)介21.1.2 maxplusii 簡(jiǎn)介21.1.3 hdb3碼 簡(jiǎn)介3第2章 方案論證42.1 方案一：基于 xc9572的hdb3編譯碼器42.2 方案二：基于cpld的hdb3編解碼器5第3章 hdb3編譯碼電路的設(shè)計(jì)73.1 hdb3編碼器的設(shè)計(jì)73.1.1 hdb3編碼器原理73.1.2 hdb3編碼器的設(shè)計(jì)83.2 hdb3譯碼器的設(shè)計(jì)113.2.1 hdb3譯碼器的原

6、理113.2.2 hdb3譯碼器的設(shè)計(jì)123.3 引腳鎖定13第4章 編程下載和測(cè)試14結(jié) 論15致 謝16參考文獻(xiàn)17附 錄a18附 錄b19第1章 緒 論1.1 課題背景1.1.1 eda技術(shù) 簡(jiǎn)介eda（electrical design automation,電子設(shè)計(jì)自動(dòng)化）技術(shù)是現(xiàn)代集成電路及電子整機(jī)系統(tǒng)設(shè)計(jì)科技創(chuàng)新和產(chǎn)業(yè)發(fā)展的關(guān)鍵技術(shù)。當(dāng)前集成電路技術(shù)已進(jìn)入超深亞微米工藝和片上系統(tǒng)（soc）階段，集成化、微型化和系統(tǒng)化的趨勢(shì)使得集成電路設(shè)計(jì)及以集成電路為核心的電子系統(tǒng)設(shè)計(jì)成為一個(gè)龐大的系統(tǒng)工程，離開eda技術(shù)集成電路及電子系統(tǒng)設(shè)計(jì)將寸步難行。 eda技術(shù)教學(xué)是培養(yǎng)高素質(zhì)電子設(shè)計(jì)人才

7、，尤其是ic設(shè)計(jì)人才的重要途徑。eda技術(shù)的迅速發(fā)展，使我國(guó)高校電子技術(shù)的教學(xué)面臨嚴(yán)峻挑戰(zhàn)，它對(duì)教學(xué)思路、內(nèi)容、方法和實(shí)驗(yàn)手段等都提出了新的要求。近幾年，許多高校正在探索新的面向21世紀(jì)的教學(xué)方法，引進(jìn)電子技術(shù)的新發(fā)展成果，開設(shè)eda課程，加強(qiáng)eda實(shí)驗(yàn)手段，少數(shù)重點(diǎn)高校還獲得了教育部試點(diǎn)投資，建立起eda實(shí)驗(yàn)室和重點(diǎn)教學(xué)基地。概括起來，國(guó)內(nèi)高等院校開展的eda教學(xué)內(nèi)容主要是在電子、通信類等課程中借助一些eda工具軟件進(jìn)行演示或要求學(xué)生利用工具軟件達(dá)到設(shè)計(jì)或分析等要求。例如，在電路分析、數(shù)字電路和模擬電路等課程中使用ewb電路輔助設(shè)計(jì)和分析軟件、matlab專用分析軟件和pspice通用電路分

8、析設(shè)計(jì)軟件等進(jìn)行電路的交直流分析、頻率響應(yīng)分析、容差分析及電路與電子線路分析設(shè)計(jì)；在通信電路、通信原理等專業(yè)課程,使用systemview軟件進(jìn)行通信系統(tǒng)動(dòng)態(tài)仿真分析。1.1.2 maxplusii 簡(jiǎn)介max+plus ii是美國(guó)altera公司開發(fā)可編程邏輯器件的集成環(huán)境軟件包。該軟件提供了一種與工作平臺(tái)無關(guān),與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,用戶無需精通可編程邏輯器件內(nèi)部的復(fù)雜結(jié)構(gòu)(視為黑匣子), 只要從集成軟件包元件庫中調(diào)入電原理圖(軟件包中有近300個(gè)預(yù)制宏邏輯元件,可用來實(shí)現(xiàn)各種數(shù)字邏輯,其功能可以涵蓋絕大部分ttl電路或通用cmos電路),再作元件間連線,當(dāng)打開橡皮筋功能鍵后 ,元件移動(dòng)過程

9、中連線就像橡皮筋那樣保持著,給出輸入或輸出引腳標(biāo)稱,然后作自動(dòng)編譯、自動(dòng)多器件的劃分、自動(dòng)邏輯化簡(jiǎn),模塊自動(dòng)試配(找合適的芯片, 自動(dòng)分配輸入輸出引腳),定時(shí)仿真和分析,自動(dòng)錯(cuò)誤定位(以紅框顯示錯(cuò)誤所在位置)、器件編程和驗(yàn)證,以及綜合的在線求助系統(tǒng);當(dāng)然也可用模塊化高級(jí)語言ahdl的布爾邏輯方程式、組合邏輯、時(shí)序邏輯或綜合邏輯式來描述實(shí)現(xiàn)復(fù)雜的設(shè)計(jì), 并支持輸入狀態(tài)機(jī)和真值表輸入法;還可用波形設(shè)計(jì)輸入,最適合于時(shí)序和重復(fù)的函數(shù)。尤其create default symbol功能,可把當(dāng)前文件升級(jí)成一個(gè)元件對(duì)待, 這對(duì)常用的通用部件可作一個(gè)元件模塊處理,這對(duì)復(fù)雜設(shè)計(jì)特別有用。從altera,am

10、d,lattice及xilinx四大公司的軟件使用比較,altera 軟件包是最好的?？删幊踢壿嬈骷捎胠t-48、lp-10、all-11、all-07、all-03加芯片適配器, 在萬用編程器上對(duì)器件燒錄。1.1.3 hdb3碼 簡(jiǎn)介a律pcm四次群 以下的接口碼型均為為hdb3碼。hdb3碼是ami碼的改進(jìn)型，稱為三階高密度雙極性碼，它克服了ami碼的長(zhǎng)連0串現(xiàn)象，有利于提取位定時(shí)信號(hào)。第2章 方案論證對(duì)hdb3碼編譯碼器的設(shè)計(jì)，本文提出了兩種方案，分別如下所論。2.1 方案一：基于 xc9572的hdb3編譯碼器211 xc9572 器件介紹xc9572是xilimx公司生產(chǎn)的一款高性

11、能可編程邏輯器件。它內(nèi)含4個(gè)36v18功能塊，并具有1600個(gè)可用系統(tǒng)門。其系統(tǒng)結(jié)構(gòu)如圖所示。從結(jié)構(gòu)上看，xc9572包含三種單元，即宏單元、可編程i/o單元和可編程內(nèi)部連線。xilimx xc9572器件結(jié)構(gòu)如附錄a 所示。其主要特點(diǎn)如下：所有可編程管腳間的腳對(duì)腳延時(shí)均為5；系統(tǒng)的時(shí)鐘速度可達(dá)到125mhz；具有72個(gè)宏單元和1600個(gè)可用系統(tǒng)門；可編程次數(shù)為10000次；可采用5v在線編程和擦除；擁有強(qiáng)大的管腳鎖定能力；每個(gè)宏單元都具有可編程低功耗模式；未用的管腳有編程接地能力；提供有編程保密位，可對(duì)設(shè)計(jì)提供加密保護(hù)以防止非法讀取；外部i/o引腳與3.3v和5v兼容。212 hdb3的編解

12、碼及實(shí)現(xiàn)原理用xc9572實(shí)現(xiàn)hdb3編譯碼設(shè)計(jì)主要有編碼、時(shí)鐘提取和譯碼三部分組成。其中編碼部分是根據(jù)hdb3編碼原理把二進(jìn)制的時(shí)鐘和數(shù)據(jù)信號(hào)編碼成兩路單極性的hdb3碼輸出。hdb3編碼原理框圖如圖2-1所示。圖2-1 hdb3編碼原理框圖時(shí)鐘提取是譯碼的關(guān)鍵部分,原理是32.768mhz時(shí)鐘提兩路hdb3單級(jí)性碼的上升沿,并形成寬度2倍于32.768mhz時(shí)鐘周期寬度的脈沖,然后用此脈沖復(fù)位32.768mhz始終的16bit計(jì)數(shù)器,最后根據(jù)16bit計(jì)數(shù)器的結(jié)果產(chǎn)生2.048mhz時(shí)鐘.譯碼部分比較簡(jiǎn)單.它根據(jù)hdb3碼的特點(diǎn)首先檢測(cè)出極性破壞點(diǎn),即找出4連零碼中添加v碼的位置(破壞點(diǎn)位

13、置),其次去掉添加的v碼,最后去掉4連零碼中添加v碼以將其還原成單極性不歸零碼.hdb3碼譯碼原理框圖入圖2-2所示.圖2-2 hdb3碼譯碼原理框圖hdb3碼(三階高密度雙極性碼),是基帶電信設(shè)備之間進(jìn)行基帶傳輸?shù)闹饕a型之一.它的主要特點(diǎn)是易于提取時(shí)鐘、不受直流特性影響、具有自檢能力、連時(shí)鐘提取令串小于3個(gè)等.e1信號(hào)是我國(guó)和歐洲國(guó)家電信傳輸網(wǎng)一次群使用的傳輸系統(tǒng)。e1信號(hào)由32個(gè)64kbps的pcm話路經(jīng)過時(shí)分復(fù)用形成。ccitt建議g.703標(biāo)準(zhǔn)詳細(xì)規(guī)定了hdb3碼用于e1信號(hào)的標(biāo)準(zhǔn)。用xc9572實(shí)現(xiàn)e1信號(hào)的hdb3編解碼電路比較簡(jiǎn)單，而且無需可調(diào)整外圍電路。本設(shè)計(jì)使用了pc44封

14、裝形式的xc9572可編程邏輯器件共有30個(gè)可編程i/o引腳、6個(gè)電源引腳和4個(gè)jtag引腳。整個(gè)設(shè)計(jì)使用了xc9572器件80%的容量。用xc9572實(shí)現(xiàn)hdb3編譯碼電路原理圖如附錄b所示。213 hdb3編譯碼電路原理圖在根據(jù)上述原理實(shí)現(xiàn)hdb3編解碼的附錄b電路中，bnc1插頭送來的hdb3信號(hào)經(jīng)變壓器t1、u4及外圍器件組成的單雙變換電路后將轉(zhuǎn)換成兩路單極性碼并送給可編程邏輯電路xc9572 u5的43，44腳，然后經(jīng)過可編程邏輯電路內(nèi)部解碼后，從可編程邏輯電路xc9572 u5的24、25腳輸出數(shù)據(jù)和時(shí)鐘。從u5的26、27引腳輸入的數(shù)據(jù)和時(shí)鐘經(jīng)其內(nèi)部編碼后，將從其2和8腳輸出，而

15、后再經(jīng)過u3以及外圍器件和變壓器t1組成的單雙變換電路形成hdb3碼，并從bnc2插頭輸出。2.2 方案二：基于cpld的hdb3編解碼器221 cpld 介紹cpld是complex pld的簡(jiǎn)稱，顧名思義，其是一種較pld為復(fù)雜的邏輯元件。cpld是一種整合性較高的邏輯元件。由于具有高整合性的特點(diǎn)，故其有性能提升，可靠度增加，pcb面積減少及成本下降等優(yōu)點(diǎn)。cpld元件，基本上是由許多個(gè)邏輯方塊（logic blocks）所組合而成的。而各個(gè)邏輯方塊均相似于一個(gè)簡(jiǎn)單的pld元件（如22v10）。邏輯方塊間的相互關(guān)系則由可變成的連線架構(gòu)，將整個(gè)邏輯電路合成而成。 常見的cpld元件有alte

16、ra公司的max5000及max7000系列。cypress的max340及flash370系列等，一般來說cpld元件的可邏輯閘數(shù)(gate count)約在10007000 gate 之間。222 hdb3編譯碼規(guī)則hdb3碼是ami碼的改進(jìn)型，稱為三階高密度雙極性碼，它克服了ami碼的長(zhǎng)連0串現(xiàn)象，有利于提取位定時(shí)信號(hào)。其編碼規(guī)則如下：（1）當(dāng)信碼的連“0”個(gè)數(shù)不超過3 時(shí)，仍按ami 碼的規(guī)則編，即傳號(hào)極性交替；（2）當(dāng)連“0”個(gè)數(shù)超過3 時(shí)，則將第4 個(gè)“0”改為非“0”脈沖，記為+v 或-v，稱之為破壞脈沖。相鄰v 碼的極性必須交替出現(xiàn)，以確保編好的碼中無直流；（3）為了便于識(shí)別，

17、v 碼的極性應(yīng)與其前一個(gè)非“0”脈沖的極性相同，否則，將四連“0”的第一個(gè)“0”更改為與該破壞脈沖相同極性的脈沖，并記為+b 或-b；（4）破壞脈沖之后的傳號(hào)碼極性也要交替。例如：代碼： 1000 0 1000 0 1 1 000 0 l 1ami 碼： -1000 0 +1000 0 -1 +1 000 0 -1 +1hdb3碼： -1000 -v +1000 +v -1 +1 -boo -v +l -1其中的v 脈沖和 b 脈沖與1脈沖波形相同，用v 或b 符號(hào)的目的是為了示意是將原信碼的“0”變換成“1”碼的。hdb 3 碼的編碼規(guī)則比較復(fù)雜，但譯碼簡(jiǎn)單。每一個(gè)破壞符號(hào)v 總是與前一非0

18、 符號(hào)同極性，從收到的符號(hào)序列中可以容易地找到破壞點(diǎn)v，于是也斷定v 符號(hào)及其前面的3 個(gè)符號(hào)必是連0 符號(hào)，從而恢復(fù)4 個(gè)連0 碼，再將所有-1 變成+1 后便得到原消息代碼。綜上方案一和方案二可知，在設(shè)計(jì)方法上方案二較方案一簡(jiǎn)單、價(jià)格便宜，通俗易懂；在性能調(diào)試方面后者也較前者靈活，且穩(wěn)定可靠。所以，本文采用方案二對(duì)hdb3編解碼電路進(jìn)行設(shè)計(jì)。第3章 hdb3編譯碼電路的設(shè)計(jì)3.1 hdb3編碼器的設(shè)計(jì)3.1.1 hdb3編碼器原理在數(shù)字通信系統(tǒng)中，有時(shí)不經(jīng)過數(shù)字基帶信號(hào)之間的變換，只由終端設(shè)備進(jìn)行信息與數(shù)字基帶信號(hào)之間的變換，然后直接傳輸數(shù)字基帶信號(hào)。數(shù)字基帶信號(hào)的形式有許多種，在基帶傳輸

19、中經(jīng)常采用ami碼（符號(hào)交替反轉(zhuǎn)碼）和hdb3碼（三階高密度雙極性碼）。1傳輸碼型：在數(shù)字復(fù)用設(shè)備中，內(nèi)部電路多為一端接地，輸出的信碼一般是單極性非歸零信碼。這種碼在電纜上長(zhǎng)距離傳輸時(shí)，為了防止引進(jìn)干擾信號(hào)，電纜的兩根線都不能接地（即對(duì)地是平衡的），這里就要選用一種適合線路上傳輸?shù)拇a型，通常有以下幾點(diǎn)考慮：（1）在選用的碼型的頻譜中應(yīng)該沒有直流分量，低頻分量也應(yīng)盡量少。這是因?yàn)榻K端機(jī)輸出電路或再生中繼站都是經(jīng)過變壓器與電纜相連接的，而變壓器是不能通過直流分量和低頻分量的。（2）傳輸型的頻譜中高頻分量要盡量少，這是因?yàn)殡娎|中信號(hào)線之間的串話在高頻部分更為嚴(yán)重，當(dāng)碼型頻譜中高頻分量較大時(shí)，限制了信

20、碼的傳輸距離或傳輸質(zhì)量。（3）碼型應(yīng)便于再生定時(shí)電路從碼流中恢復(fù)位定時(shí)，若信號(hào)連“0”較長(zhǎng)，則等效于一段時(shí)間沒有收脈沖，恢復(fù)位定時(shí)就困難，所以應(yīng)該使變換后的碼型中連“0”較少。（4）設(shè)備簡(jiǎn)單，碼型變換容易實(shí)現(xiàn)。（5）選用的碼型應(yīng)使誤碼率較低。雙極性基帶信號(hào)波形的誤碼率比單級(jí)性信號(hào)低。根據(jù)這些原則，在傳輸線路上通常采用ami碼和hdb3碼。2 ami碼用“0”和“1”代表傳號(hào)和空號(hào)。ami碼的編碼規(guī)則是“0”碼不變，“1”碼則交替地轉(zhuǎn)換為-1和+1。當(dāng)碼序列是100100011101，ami碼為：+100-1000+1-1+10-1。通常脈沖寬度為碼元寬度的一半，這種碼型交替出現(xiàn)正、負(fù)極脈沖，所

21、以沒直流分量，低頻分量也很少，它的頻譜如圖8-1所示，ami碼的能量集中于f0/2處（f0為碼速率）。這種碼的反變換也很容易，在再生信碼時(shí)，只要將信號(hào)整流，即可將“-1”翻轉(zhuǎn)為“+1”，恢復(fù)成單極性碼。這種碼未能解決信碼中經(jīng)常出現(xiàn)的長(zhǎng)連“0”的問題。3 hdb3碼的編碼規(guī)則hdb3碼的編碼規(guī)則是：當(dāng)沒有4個(gè)或4個(gè)連續(xù)的“0”碼時(shí)，就按ami碼規(guī)則編碼；當(dāng)出現(xiàn)4個(gè)或4個(gè)連續(xù)的“0”碼時(shí)，每4個(gè)連續(xù)“o”的第一個(gè)“0”的變化應(yīng)視它前面相鄰的“1”的情況而定，如果它的前一個(gè)“1”的極性與前一個(gè)破壞點(diǎn)的極性相反而本身就是破壞點(diǎn)，則4個(gè)連續(xù)的“0”的第一個(gè)仍保持“0”；如果它的前一個(gè)“1”的極性與前一個(gè)

22、破壞點(diǎn)的極性相同而本身就是破壞點(diǎn)，則第一個(gè)“0”改為“1”。這一規(guī)則保證了相繼破壞點(diǎn)具有交替的極性，因而不會(huì)引入直流成分。4個(gè)連續(xù)“0”的第2，3個(gè)總是“0”。4個(gè)連續(xù)的“0“的第4個(gè)改為“1”，而極性與它前一個(gè)“1”的極性相同（破壞點(diǎn)極性交替規(guī)則）。在接收端，如果相繼接收到兩個(gè)極性相同的“1”它的前面有3個(gè)連續(xù)的“0”則將后一個(gè)“1”改為“0”如果它的前面有2個(gè)連續(xù)的“0”，則將前后兩個(gè)“1”改為“0”，這樣就恢復(fù)了原來的數(shù)據(jù)信號(hào)。4 hdb3碼編碼原理框圖如圖3-1所示 圖 3-1 hdb3碼編碼原理框圖3.1.2 hdb3編碼器的設(shè)計(jì)1. 5級(jí)偽隨機(jī)碼的產(chǎn)生：用原理圖輸入法，5級(jí)偽隨機(jī)碼

23、電路如圖3-2所示圖3-2 5級(jí)偽隨機(jī)碼電路對(duì)以上偽隨機(jī)碼電路圖進(jìn)行編譯、時(shí)序仿真，最后包裝入庫。則5級(jí)偽隨機(jī)碼的時(shí)序仿真圖和包裝入庫元件分別如圖3-3，3-4所示。圖3-3 5級(jí)偽隨機(jī)碼的時(shí)序仿真圖3-4 5級(jí)偽隨機(jī)碼的包裝入庫元件2. hdb3編碼電路的設(shè)計(jì)，hdb3編碼電路如圖3-5所示。在同步時(shí)鐘的作用下，輸入的nrz碼流經(jīng)過hdb3編碼電路輸出兩路單極性碼，這兩路單極性碼再送到“單/雙極性變換”電路，產(chǎn)生出雙極性歸零碼。實(shí)驗(yàn)板上已設(shè)有單/雙極性變換電路。圖3-5 hdb3編碼電路3hdb3編碼原理圖輸入電路的設(shè)計(jì)綜上5級(jí)偽隨機(jī)碼和hdb3編碼電路的包裝入庫元件，可用原理圖輸入hdb3

24、編碼器電路，如圖3-6所示。圖3-6 hdb3編碼器電路通過對(duì)hdb3編碼器電路編譯，時(shí)序仿真和包裝入庫。則hdb3編碼器的時(shí)序仿真圖和包裝入庫元件分別如圖3-7，3-8所示。圖3-7 hdb3編碼器的時(shí)序仿真圖圖3-8 hdb3編碼器的包裝入庫元件3.2 hdb3譯碼器的設(shè)計(jì)3.2.1 hdb3譯碼器的原理從hdb3編碼原理可知信碼的v脈沖總是與前一個(gè)非零脈沖同極性。因此，在接收到的脈沖序列中可以很容易辨認(rèn)破壞點(diǎn)v,于是斷定v符號(hào)及前面三個(gè)符號(hào)必是連“0”符號(hào)，從而恢復(fù)四個(gè)連“0”碼，即可以得到原信息碼。hdb3譯碼的電路原理框圖如圖3-9所示。圖3-9 hdb3碼譯碼原理框圖框圖的各部分功

25、能如下：（1）雙/單極性變換電路傳輸線來的hdb3碼加入本電路，輸入端與外電路匹配，經(jīng)電壓比較器將雙極性脈沖分成兩路但極性的脈沖。（2）判決電路本電路選用合適的判決電平去除信碼經(jīng)信道傳輸之后引入的干擾信號(hào)。信碼經(jīng)判決電路之后成為半占空的兩路信號(hào)，相加后成為一路但極性歸零信碼。送到定時(shí)恢復(fù)電路和信碼再生電路。（3）破壞點(diǎn)檢測(cè)電路本電路輸入h+和h- 兩個(gè)脈沖序列。由hdb3編碼規(guī)則已知在破壞點(diǎn)出會(huì)出現(xiàn)相同極性的脈沖就是說這時(shí)b+和b-不是依次而是連續(xù)出現(xiàn)的，所以可以由此測(cè)出破壞點(diǎn)。本電路在v脈沖出現(xiàn)的時(shí)刻有輸出脈沖。(4)去除取代電路 在v碼出現(xiàn)的時(shí)刻將信碼流中的v碼及它前面的第三位碼置為“0”

26、，去掉取代節(jié)之后，再將信號(hào)整形即可恢復(fù)原來信碼。破壞點(diǎn)檢測(cè)與去除取代節(jié)電路一起完成信碼再生功能。（5）定時(shí)是恢復(fù)電路由隨機(jī)序列的功率譜可知，次功率譜中包含連續(xù)譜和離散譜。若信號(hào)為雙極性并且兩極性波形等概率出現(xiàn)時(shí)p=1-p,則在的表達(dá)式中后兩項(xiàng)為0，沒有離散譜存在，這對(duì)于定時(shí)回復(fù)是不利的。所以先將信碼整流為單極性嗎碼，在送入到定時(shí)恢復(fù)電路，用濾波法有信碼提取位定時(shí)。3.2.2 hdb3譯碼器的設(shè)計(jì)用原理圖輸入法：hdb3碼的譯碼的實(shí)際電路如圖3-11所示，而其中的hdb3-off模塊內(nèi)部電路如圖3-10所示。圖3-10 hdb3-off模塊內(nèi)部電路圖3-11 hdb3碼的譯碼的實(shí)際電路對(duì)圖3-1

27、2 hdb3碼的譯碼的實(shí)際電路進(jìn)行編譯，時(shí)序仿真，最后包裝入庫。則hdb3譯碼器時(shí)序仿真和包裝入庫元件分別如圖3-12和3-13所示。圖3-12 hdb3譯碼器時(shí)序仿真圖3-13 hdb3譯碼器包裝入庫元件3.3 引腳鎖定以上對(duì)hdb3編譯碼器的仿真測(cè)試正確無誤，就應(yīng)該將設(shè)計(jì)編程下載到選定的目標(biāo)器件中作進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)項(xiàng)目的正確性。這就要根據(jù)開發(fā)板的要求對(duì)設(shè)計(jì)項(xiàng)目的輸入輸出引腳賦予確定的引腳號(hào)，以便對(duì)其進(jìn)行測(cè)試。通過選擇max+plus iicomplier菜單，進(jìn)入編輯窗口，然后在“assign”項(xiàng)中選擇“pin/location/chip”選項(xiàng)在彈出的窗口中輸入要鎖定的引

28、腳。最后進(jìn)行全程編譯，就將引腳信息編輯進(jìn)去了。則引腳鎖定表如表3-14所示。表3-14 引腳鎖定表node namepinclk1683nrz516clk812hx17hy21hxy20clkout64第4章 編程下載和測(cè)試選“max+plus ii”選項(xiàng)中的“programmer”項(xiàng)。在programmer 窗口中選“option ”項(xiàng)中的硬件設(shè)置項(xiàng)“hardware setup”，在其下拉窗口中選 “byteblaster(mv)”。將實(shí)驗(yàn)板連接好，接好電源，單擊“configure”即可進(jìn)行編程下載。下載完備，下載界面如圖4-1所示。 圖4-1 下載界面hdb3編碼實(shí)現(xiàn)使用的cpld/f

29、pga為u1，全局時(shí)鐘為16.9344mhz（83p），hdb3時(shí)鐘為8.4672mhz（28p）偽隨機(jī)碼為5級(jí)（5p），hdb3的兩路單極性歸零碼輸出hx（17p），hy（21p），最終的hdb3雙極性歸零碼從j31輸出。hdb3譯碼實(shí)現(xiàn)使用的cpld/fpga為u2，hdb3編碼結(jié)果作為譯碼信號(hào)源，利用同軸電纜連接j31和j32，短接sw32的1-3，2-4，將極性分離后的hx、hy送到u2。短路clk-j15的3-4，將恢復(fù)的8.4672mhz同步時(shí)鐘送到u2全局時(shí)鐘12p，在進(jìn)入hdb3-off模塊前需要加延遲，并由p64作為引出端，hxy單極性合成碼由p20引出，譯碼后的5級(jí)nrz偽隨機(jī)碼由p60引