基于FPGA的失真度測(cè)試儀畢業(yè)設(shè)計(jì)論文

1、基于 fpga 的失真度測(cè)試儀 摘 要 在電子工程的設(shè)計(jì)和應(yīng)用中，信號(hào)無(wú)論在開路傳輸或閉路傳輸過(guò)程中都受到環(huán)境、傳輸網(wǎng) 絡(luò)的工作狀態(tài)和應(yīng)用元器件參數(shù)變化的影響使其或多或少的改變了原有信號(hào)的性質(zhì)，這種變化 就是所謂的信號(hào)畸變現(xiàn)象，通常叫做失真。信號(hào)的失真分為三種:頻率失真，相位失真和波形失 真。波形失真又稱非線性失真，它是由放大電路的非線性引起的，非線性失真又包括諧波失真 和互調(diào)失真。 通過(guò)非線性失真測(cè)試可以考察傳輸網(wǎng)絡(luò)的失真性質(zhì)，有利于改進(jìn)傳輸網(wǎng)絡(luò)的性質(zhì)。因此在 信息產(chǎn)生，傳遞，接受過(guò)程中，必須認(rèn)真分析處理好失真問(wèn)題。各種非線性失真測(cè)試儀在電力、 電子、通信領(lǐng)域中得到廣泛應(yīng)用。常用的失真度檢測(cè)

2、儀器按測(cè)量原理大致可分為二大類:基波剔 除法和頻譜分析法。一般模擬式的測(cè)量?jī)x采用基波剔除法，其缺點(diǎn)是需要提供未失真的基波信 號(hào)而且其低頻測(cè)量精度低。頻譜分析法是用頻率分析儀測(cè)量各次諧波的方法計(jì)算出波形失真度， 但采用此種方法的儀器價(jià)格較昂貴。 隨著微型計(jì)算機(jī)、單片機(jī)尤其是數(shù)字處理芯片 dsp 的發(fā)展與應(yīng)用，本文提出了一種基于 dsp 芯片的采用快速傅立葉變換(fft)算法，計(jì)算出信號(hào)基波及各次諧波的電壓有效值，從而根 據(jù)失真度計(jì)算公式計(jì)算失真度的測(cè)量方法。論文首先介紹國(guó)內(nèi)外傳統(tǒng)失真度分析儀的測(cè)量方法 及應(yīng)用前景，然后對(duì)幾種測(cè)量方案進(jìn)行比較并選擇較好方案，然后進(jìn)一步闡述并分析該方案的 硬件實(shí)現(xiàn)和

3、軟件實(shí)現(xiàn)及其 matlba 仿真結(jié)果，接著對(duì)該方案的軟硬件測(cè)量誤差進(jìn)行分析，最后是 全文的總結(jié)。 關(guān)鍵詞：fft； fpga； 失真度 abstract in the design and application of electronic engineering， both in open circuit and in closed circuit， signal is certainly affected by environment， the status of the transport network and the change of parameters of the compo

4、nent applied. then the characters of useful information will be changed more or less and the change is generally called as distortion， namely so-called signal distortion. signal distortion includes three kinds of distortion: frequency，phase and waveform .the waveform distortion ic caused by the nonl

5、inearity of the amplifier circuits it is often called as nonlinearity distortion. the nonlinearity distortion also include harmonic distortion and intermodulation distortion. we can test the charater of the transport newtok by detecting the nonlinear distortion and this is useufl to improve the char

6、acter of the newtork. in the generation，transport and reception of singal，we must careuflly analyze and handle distortion. kinds of nonlinear distortion meters have been widely used in many fields such as electronies，electricity and communication，and so on.the distortion meters used in common genera

7、lly be divide in tow kinds as the method of theory of test. they are the method of suppressed first frequency and the method of frequeney table analysis. most of analog distortion meters apply the method of suppressed fisrt frequency. but the disadvantages are need to suppply the first frequency and

8、 the lower test precision of the low frequency.the method of analysis frequency table is using the meter of frequency table to test all kinds of frequency and then calculate the distortion of the wave. but the meter of analysis frequency tbale is more expensive. as the development of micro-computer

9、and singlechip，especially the dsp chip ，the paper advance a method of measure the disotrtion of sine singal，which is using the dsp chip to carry out the fft to get the magnitude of all kinds of frequency then using the formula calculate the distortion. the paper fisrt introduce the measure method of

10、 generally diostrtion meter of internal and overseas and the application of the meter and secondly compare several measure mehtods，then choose the best method and expound how to carry out this measure method in hardware and sotfware. using matlab emulate the method and show the result. at the last g

11、ive the erro analysis of hardware and software during the measurement and the summarize. keywords: fft ；fpga； distortion. 目 錄 摘 要.iv abstract.v 第 1 章 緒 論.1 1.1 本論文的背景和意義.1 1.2 失真度測(cè)試儀介紹.1 1.3 失真度測(cè)試儀的發(fā)展?fàn)顩r.1 1.4 技術(shù)指標(biāo).1 第 2 章 軟件工具介紹.2 2.1 fpga 基本知識(shí).2 2.1.1 fpga 的基本結(jié)構(gòu)簡(jiǎn)介.2 2.1.1 fpga 的設(shè)計(jì)流程.2 2.2 quartus i

12、i 基本知識(shí).2 2.2.1 quaturs ii 的優(yōu)點(diǎn)功能簡(jiǎn)介.2 2.2.2 quaturs ii 設(shè)計(jì)流程.2 2.3現(xiàn)代 dsp 技術(shù)簡(jiǎn)介.2 2.3.1現(xiàn)代 dsp 實(shí)現(xiàn)方案及設(shè)計(jì)流程概述.2 2.3.2 基于 fpga 的 dsp 設(shè)計(jì).2 2.4 protel dxp 簡(jiǎn)介.2 第 3 章 方案設(shè)計(jì).2 3.1 提出方案.1 3.2 方案選擇.1 3.3 系統(tǒng)整體設(shè)計(jì)思路.1 3.4 a/d 轉(zhuǎn)換電路.1 3.4.1 fpga 的基本結(jié)構(gòu)簡(jiǎn)介.2 3.4.2 fpga 的設(shè)計(jì)流程.2 3.4.3 fpga 的基本結(jié)構(gòu)簡(jiǎn)介.2 3.5 fpga 軟件部分設(shè)計(jì).1 3.5.1 快速

13、傅里葉變換（fft）.2 3.5.2 利用 fft 進(jìn)行頻譜分析.2 3.5.3 fifo 存儲(chǔ)單元在 fft 算法中的應(yīng)用.2 3.5.4 fft 輸入控制信號(hào).2 3.5.5 基波幅值參數(shù)和各次諧波復(fù)制參數(shù)的提取.2 3.5.6 失真度計(jì)算.2 3.6 lcd 顯示電路設(shè)計(jì).1 3.6.1 hb240128m1a 顯示器的特色.2 3.6.2 hb240128m1a 顯示器硬件接口.2 3.7 整體電路設(shè)計(jì).1 3.8 本章小結(jié).1 第 4 章 實(shí)物完成情況.1 4.1 a/d 板完成情況.1 4.2 lcd 完成情況.1 4.3 整體電路板完成情況.1 4.4 fpga 完成情況.1 4

14、.5 本章小結(jié).1 第 5 章 失真度測(cè)量誤差分析.1 5.1 a/d 測(cè)量誤差.1 5.2 運(yùn)算過(guò)程中有限字長(zhǎng)效應(yīng)造成的誤差.1 5.3 混迭效應(yīng)和頻譜泄漏造成的誤差.1 5.4 基波測(cè)量誤差.1 5.5 本章小結(jié).1 第 6 章 總結(jié).2 第 2 章 軟件工具介紹.2 結(jié) 論.5 致 謝.6 參考文獻(xiàn).7 附 錄 1 標(biāo)題.8 附 錄 2 標(biāo)題.9 第 1 章 緒 論 1.1 課題意義 在電子工程的設(shè)計(jì)和應(yīng)用中，信號(hào)無(wú)論在開路傳輸或閉環(huán)傳輸過(guò)程中都會(huì)受到 環(huán)境、傳輸網(wǎng)絡(luò)的工作狀態(tài)和應(yīng)用元件參數(shù)變化的影響，其或多或少的改變了原始 信號(hào)的性質(zhì)，這種變化就是所謂的信號(hào)畸變現(xiàn)象，通常叫做失真。失真

15、度是無(wú)線電 信號(hào)的一個(gè)重要參數(shù)。在無(wú)線電計(jì)量測(cè)試中，許多參數(shù)的準(zhǔn)確測(cè)量都涉及失真度測(cè) 量問(wèn)題。例如：在檢定電壓表、功率表和交流數(shù)字式電壓表時(shí)，為了減小不同檢波 式儀表的波形誤差、提高檢定的準(zhǔn)確度，就必須減小信號(hào)源的失真。其次通過(guò)非線 性失真測(cè)試還可以考察傳輸網(wǎng)絡(luò)的失真性質(zhì)，有利于改進(jìn)傳輸網(wǎng)絡(luò)的性質(zhì)。因此在 信息產(chǎn)生、傳遞、接受過(guò)程中，必須認(rèn)真分析處理好失真問(wèn)題，并且在低頻和超低 頻的標(biāo)準(zhǔn)波形的測(cè)試和計(jì)量中，在電力系統(tǒng)以及其他要求檢測(cè)信號(hào)波形純正性時(shí)， 如振動(dòng)信號(hào)、電力系統(tǒng)信號(hào)和工業(yè)控制中的激勵(lì)信號(hào)和輸出信號(hào)的波形純正性的檢 測(cè)中，均需要檢測(cè)波形的失真度。因此認(rèn)真分析并處理好失真度問(wèn)題是非常重要

16、的。 1.2 失真度測(cè)試儀介紹 失真度表征一個(gè)信號(hào)偏離純正弦信號(hào)的程度.失真度定義為信號(hào)中全部諧波分量 的能量與基波能量之比的平方根值。如果負(fù)載與信號(hào)頻率無(wú)關(guān)，則信號(hào)的失真度 也可以定義為全部諧波電壓的有效值與基波電壓的有效值之比并以百分?jǐn)?shù)表示即 222 23 1 11 . 100% n uuupp r pu 式中：r 為失真度；p 為信號(hào)總功率；p1 為基波信號(hào)功率；u1 為基波電壓的有效值； u1un 為諧波電壓的有效值。 目前測(cè)量失真度的儀器根據(jù)測(cè)量原理大致可以分為兩大類：基波剔除法和頻譜分 析法。一般模擬式的失真度測(cè)試儀都采用基波剔除法，此類失真度測(cè)試儀所能測(cè)量 的最低頻率為 2hz。

17、但是此類失真度測(cè)量?jī)x一般需要提供基波信號(hào)或未失真的信號(hào)， 而且誤差較大，尤其對(duì)低失真度的測(cè)量精度很低。第二類失真度測(cè)量方法為頻譜分 析法。這類方法用頻率分析儀測(cè)量各次諧波的方法計(jì)算出波形失真度，它可以測(cè)量 出測(cè)信號(hào)中的 1-10 次諧波分量，采用該方法較好的解決了超低頻率失真度的測(cè)量問(wèn) 題，它一般用于失真度較小的場(chǎng)合。本課題采用 fft 法測(cè)量失真度。測(cè)量時(shí)首先通 過(guò)模數(shù)變換電路，將被測(cè)信號(hào)數(shù)字化，然后通過(guò) fft 變換完成信號(hào)的快速傅立葉變 換，計(jì)算出被測(cè)信號(hào)中各頻率成分的幅度有效值，進(jìn)而帶入失真度計(jì)算公式計(jì)算出 相對(duì)準(zhǔn)確的失真度。 1.3 失真度測(cè)試儀的發(fā)展?fàn)顩r 在上世紀(jì) 50 年代以前，

18、由于受技術(shù)條件的限制對(duì)非線性失真的分析方法采用典 型的單信號(hào)輸入法。通過(guò)被測(cè)網(wǎng)絡(luò)逐一的輸入一個(gè)不同頻率的相對(duì)純正的正弦信號(hào)， 在其輸出端監(jiān)測(cè)其產(chǎn)生的諧波信號(hào)的大小，決定信號(hào)的非線性失真程度。由于當(dāng)時(shí) 不可能有優(yōu)良的選頻電壓表去監(jiān)測(cè)被測(cè)網(wǎng)絡(luò)的各次諧波成分，而是采用基波抑制法 直接測(cè)量總諧波的有效值，通過(guò)技術(shù)處理讀取被測(cè)網(wǎng)絡(luò)的失真度值。 上個(gè)世紀(jì) 50 年代處于電子管的發(fā)展時(shí)期，在國(guó)際上設(shè)計(jì)有各種電子管程式的諧 波失真度測(cè)量?jī)x。我國(guó)直到上個(gè)世紀(jì) 50 年代末才開始試制電子管程式的失真度測(cè)試 儀，并在國(guó)內(nèi)相繼推出 52 一 i 型、52 一 ii 型、52 一 ia 型失真度測(cè)試儀。這些儀 器的頻率

19、范圍為 20hz 一 20khz，失真度可測(cè)量程為 1%-10%。 上個(gè)世紀(jì) 60 年代末期，國(guó)際上己經(jīng)普遍的應(yīng)用晶體管程式的失真度測(cè)試儀。我 國(guó)在上個(gè)世紀(jì) 70 年代國(guó)內(nèi)市場(chǎng)上相繼出現(xiàn)了 bsi 型、bzs 型、b1sa 型等晶體管失真 度測(cè)試儀其頻率范圍按照我國(guó)技術(shù)和發(fā)展要求，擴(kuò)展為 2hz-200khz，失真度可測(cè)量 程為 0.1%-100%。在此期間，為配合收音機(jī)、錄音機(jī)生產(chǎn)流水線的快速測(cè)量非線性 失真特性指標(biāo)，設(shè)計(jì)出 bs4 型、bss 型等自動(dòng)點(diǎn)頻失真儀。 上個(gè)世紀(jì) 80 年代隨著我國(guó)集成電路設(shè)計(jì)規(guī)模的擴(kuò)大，立體聲廣播對(duì)傳媒設(shè)備性 能要求的提高，我國(guó)開始利用集成電路技術(shù)設(shè)計(jì)低失真度

20、測(cè)試儀和全自動(dòng)失真度測(cè) 試儀，初步滿足了國(guó)內(nèi)市場(chǎng)的需求。 早期的失真度測(cè)量?jī)x均采用單組基波抑制網(wǎng)絡(luò)，其基波抑制點(diǎn)處的平衡狀態(tài)受 實(shí)際元件參數(shù)隨溫度、濕度的變化影響很大，穩(wěn)定性差。后期設(shè)計(jì)的全自動(dòng)失真度 測(cè)量?jī)x、低失真度測(cè)量?jī)x、低頻分析儀等均采用三組以上的基波抑制網(wǎng)絡(luò)，構(gòu)成一 個(gè)基波抑制阻帶，保證了測(cè)試性能的穩(wěn)定。 自上個(gè)世紀(jì) 30 年代后出現(xiàn)失真度測(cè)量以后，其基本原理均采用基波抑制法，應(yīng) 用電路以采用文式電路、雙 t 網(wǎng)絡(luò)最為普遍。上個(gè)世紀(jì) 50 年代曾出現(xiàn)波形分析儀可 以按照失真度理論定義測(cè)量非線性諧波失真，如:英國(guó)的 tf455e、tf2330 等儀器。 由于技術(shù)難度較高，操作不便，計(jì)算復(fù)

21、雜而不易推廣。因此到目前為止，廣泛使用 的仍然是基波抑制法的諧波失真度測(cè)試儀。 隨著微處理器的發(fā)展，特別是上個(gè)世紀(jì) 90 年代后，諧波分析法重新返回了失真 度測(cè)量分析的舞臺(tái)。這種儀器通過(guò)以微處理器為核心的軟硬件結(jié)合，它能快速的測(cè) 定被測(cè)信號(hào)中的基波和諧波的頻率、幅度、相位，并能快速的計(jì)算諧波失真度，不 僅可以進(jìn)行通常的諧波失真測(cè)量，為了提高儀表的性價(jià)比，系統(tǒng)往往設(shè)計(jì)成多功能。 這種儀器對(duì)音頻傳輸設(shè)備的性能分析非常方便，是失真度測(cè)量設(shè)備的最新發(fā)展技術(shù)。 1.4 技術(shù)指標(biāo) 本設(shè)計(jì)要求制作基于 fpga 的失真度測(cè)試儀，采用的方法為頻譜分析法，具體要 求如下： 1、 能完成 10 位 adc 模數(shù)轉(zhuǎn)

22、換電路的制作與采樣程序的設(shè)計(jì)。 2、 顯示電路能夠完成失真度的顯示。 3、 音頻信號(hào)頻率范圍要求 2020khz，音頻信號(hào)失真度5%。 第 2 章 軟件工具介紹 2.1 fpga 基本知識(shí) 2.1.1 fpga 基本結(jié)構(gòu)簡(jiǎn)介 fpga 即現(xiàn)場(chǎng)可編程門陣列，它是在 pal、gal、epld 等可編程器件的基礎(chǔ)上進(jìn)一 步發(fā)展的產(chǎn)物。它作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。 fpga 采用了邏輯單元陣列 lca 這樣一個(gè)新概念，內(nèi)部包含可配置邏輯模塊 clb、 輸入/輸出模塊 iob（input output b

23、lock）和內(nèi)部連線（interconnect）三個(gè)部分。 目前 fpga 的品種很多，有 xilinx 的 xc 系列、ti 公司的 tpc 系列、altera 公司的 fiex 系列。 fpga 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編 程的互聯(lián)資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。fpga 由 6 部分組成，分別為 可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 ram、豐富的布線資源、底 層嵌入功能單元和內(nèi)嵌專用硬核等。每個(gè)單元簡(jiǎn)介如下： 1、可編程輸入/輸出單元（i/o 單元） 目前大多數(shù) fpga 的 i/o 單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配

24、 置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 i/o 物理特性；可以調(diào)整匹配阻抗特性，上下拉 電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 2、基本可編程邏輯單元 fpga 的基本可編程邏輯單元是由查找表（lut）和寄存器（register）組成 的，查找表完成純組合邏輯功能。fpga 內(nèi)部寄存器可配置為帶同步/異步復(fù)位和 置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。fpga 一般依賴寄存器完成 同步時(shí)序邏輯設(shè)計(jì)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存 器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而 且寄存器和查找表的組合模式也不同。 學(xué)習(xí)底層配置單元的 lut 和 registe

25、r 比率的一個(gè)重要意義在于器件選型和規(guī) 模估算。由于 fpga 內(nèi)部除了基本可編程邏輯單元外，還有嵌入式的 ram、pll 或者 是 dll，專用的 hard ip core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以 簡(jiǎn)單科學(xué)的方法是用器件的 register 或 lut 的數(shù)量衡量。 3、嵌入式塊 ram 目前大多數(shù) fpga 都有內(nèi)嵌的塊 ram。嵌入式塊 ram 可以配置為單端口 ram、 雙端口 ram、偽雙端口 ram、cam、fifo 等存儲(chǔ)結(jié)構(gòu)。 cam，即為內(nèi)容地址存儲(chǔ)器。寫入 cam 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn) 行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡(jiǎn)

26、單的說(shuō)，ram 是一種寫 地址，讀數(shù)據(jù)的存儲(chǔ)單元；cam 與 ram 恰恰相反。 除了塊 ram，xilinx 和 lattice 的 fpga 還可以靈活地將 lut 配置成 ram、rom、fifo 等存儲(chǔ)結(jié)構(gòu)。 4、豐富的布線資源 布線資源連通 fpga 內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的 驅(qū)動(dòng)能力和傳輸速度。布線資源的劃分： 1）全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的 布線； 2）長(zhǎng)線資源：用以完成器件 bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信 號(hào)的布線（這里不懂什么是“第二全局時(shí)鐘信號(hào)” ） ； 3）短線資源：用來(lái)完成基本邏輯單元間的邏

27、輯互連與布線； 4）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào) 線。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu) 和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 5、底層嵌入 6、內(nèi)嵌專用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要是那些通用性相對(duì)較 弱，不是所有 fpga 器件都包含硬核。 2.1.2 fpga 設(shè)計(jì)流程 fpga 設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真(前仿真)、實(shí)現(xiàn)、時(shí)序仿真(后仿 真)、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 2 所示。下面分別介紹各

28、個(gè)設(shè)計(jì)步驟。 1、設(shè)計(jì)輸入 設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言 hdl、狀態(tài)圖與原理圖輸入三種方式.hdl 設(shè) 計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除 ieee 標(biāo)準(zhǔn)中 vhdl 與 verilog hdl 兩種形式外，尚有各自 fpga 廠家推出的專用語(yǔ)言，如 quartus 下 的 ahdl.hdl 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電 路能特定綜合器(如 synopsys 公司的 fpga compiler ii 或 fpga express)作用 下以具體硬件單元較好地實(shí)現(xiàn);而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工 最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功

29、能明確等特點(diǎn)，另外，在 altera 公司 quartus 軟件環(huán)境下，可以使用 memory editor 對(duì)內(nèi)部 memory 進(jìn)行 直接編輯置入數(shù)據(jù)。常用方式是以 hdl 語(yǔ)言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì) 以發(fā)揮二者各自特色。 通常，fpga 廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入 進(jìn)行處理。如 quartus 與 foundation 都可以把 edif 網(wǎng)表作為輸入網(wǎng)表而直接 進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。 2、設(shè)計(jì)綜合 綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件如速度、功耗、 成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化

30、處理，獲得一個(gè)能滿足上述要求的電 路設(shè)計(jì)方案，也就是是說(shuō)，被綜合的文件是 hdl 文件(或相應(yīng)文件等)，綜合的 依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn) 方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件，對(duì)于綜合來(lái)說(shuō)，滿足要求 的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合 的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān). fpga compiler ii 是一個(gè)完善的 fpga 邏輯分析、綜合和優(yōu)化工具，它從 hdl 形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟.其 中，分析是采用 synopsys 標(biāo)

31、準(zhǔn)的 hdl 語(yǔ)法規(guī)則對(duì) hdl 源文件進(jìn)行分析并糾正語(yǔ) 法錯(cuò)誤;綜合是以選定的 fpga 結(jié)構(gòu)和器件為目標(biāo)，對(duì) hdl 和 fpga 網(wǎng)表文件進(jìn)行 邏輯綜合;而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對(duì)速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一 個(gè)優(yōu)化的 fpga 網(wǎng)表文件，以供 fpga 布局和布線工具使用，即將電路優(yōu)化于特 定廠家器件庫(kù)，獨(dú)立于硅持性，但可以被約束條件所驅(qū)動(dòng)。 利用 fpga compiler ii 進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前 project 下導(dǎo)入設(shè)計(jì)源 文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、 多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。在此可以將兩步獨(dú) 立

32、進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊 的算子共享、寄存器的扇出等.如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜 合，先綜合下級(jí)模塊，后綜合上級(jí)模塊.在進(jìn)行上級(jí)模塊綜合埋設(shè)置下級(jí)模塊為 dont touch，使設(shè)計(jì)與綜合過(guò)程合理化.綜合后形成的網(wǎng)表可以以 edif 格式輸 出，也可以以 vhdl 或 verilog hdl 格式輸出，將其導(dǎo)入 fpga 設(shè)計(jì)廠商提供的 可支持第三方設(shè)計(jì)輸入的專用軟件中，就可進(jìn)行后續(xù)的 fpga 芯片的實(shí)現(xiàn)。綜合 完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合 后層次信息等。 3、仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括

33、功能與時(shí)序仿真和電路驗(yàn)證仿真是指使用設(shè)計(jì)軟 件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真 是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求， 仿真過(guò)程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性;而在布 局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的 仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 4、設(shè)計(jì)實(shí)現(xiàn) 1. 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯 的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相 應(yīng)文件(如配置文件與相關(guān)報(bào)告).通?？煞譃槿缦挛鍌€(gè)步驟。 (1) 轉(zhuǎn)換:

34、將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。 (2) 映射:將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編 程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過(guò)程。 (3)布局 與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 fpga 內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火 和一般的受力方向張弛等來(lái)完成;布線是指利用自動(dòng)布線軟件使用布線資源 選擇路徑試著完成所有的邏輯連接。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的， 即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束 條件*作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求.在布局布線過(guò)程中，可同

35、時(shí)提 取時(shí)序信息形成報(bào)表。 (4) 時(shí)序提取:產(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。 (5) 配置:產(chǎn)生 fpga 配置時(shí)的需要的位流文件。 在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布 線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo).在實(shí)現(xiàn) 過(guò)程中應(yīng) 2.2 quartus ii 基本知識(shí) 2.2.1 quartus ii 的優(yōu)點(diǎn)功能簡(jiǎn)介 quartusii 設(shè)計(jì)軟件提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)包環(huán)境，它提供 了數(shù)字邏輯設(shè)計(jì)所需要的全部特性，包括： 1、可利用原理圖、結(jié)構(gòu)框圖、veriog hdl、ahdl 和 vhdl 完成電路描述，并將 其保存

36、為設(shè)計(jì)實(shí)體文件； 2、芯片（電路）平面布局連線編輯； 3、logiclock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng) 的性能影響較小或沒有影響的后續(xù)模塊； 4、功能強(qiáng)大的邏輯綜合工具； 5、完備的電路功能仿真與實(shí)現(xiàn)邏輯仿真工具； 6、設(shè)計(jì)的定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 7、可使用 signaltap ii 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 8、可支持軟件原文件的添加、創(chuàng)建，將它們連接起來(lái)生成編程文件； 9、使用組合編譯方式可一次完成整體設(shè)計(jì)流程，利用軟件工程概念有效地管 理設(shè)計(jì)文件； 10、 可自動(dòng)定位編譯錯(cuò)誤； 11、提供高效的器件編程與驗(yàn)證工具。 quartusii

37、 設(shè)計(jì)軟件可讀入標(biāo)準(zhǔn)的 edif 網(wǎng)表文件、vhdl 網(wǎng)表文件和 verilog 網(wǎng) 表文件，同時(shí)它也能生產(chǎn)供第三方 eda 軟件使用的 vhdl 和 verilog 網(wǎng)表文件。此外， 設(shè)計(jì)者可以很方便地將不同類型的設(shè)計(jì)文件組合起來(lái)，以工程的形式進(jìn)行管理；可 以選擇特定的描述方式來(lái)描述系統(tǒng)中的模塊，使它們達(dá)到最佳的工作效率。 在調(diào)試過(guò)程中，rtl 查看器設(shè)計(jì)者提供了整體設(shè)計(jì)的門級(jí)原理圖和層次結(jié)構(gòu)列 表，并列出了整體設(shè)計(jì)的網(wǎng)表實(shí)例、基本單元、引腳和網(wǎng)絡(luò)。它可過(guò)濾顯示在視圖 上的信息，瀏覽設(shè)計(jì)視圖的不同層面，以檢查設(shè)計(jì)并確定更改。rtl 查看器將幫助 設(shè)計(jì)者快速地定位錯(cuò)誤，并確保所有設(shè)計(jì)模塊在功能

38、上是正確的。 2.2.2 quartus ii 設(shè)計(jì)流程 quartus ii 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要， 為可編程芯片系統(tǒng)（sopc）提供全面的設(shè)計(jì)環(huán)境。quartus ii 軟件含有 fpga 和 cpld 設(shè)計(jì)所有階段的解決方案，如圖 2.2-1 所示： 設(shè)計(jì)輸入 綜合 布局布線 時(shí)序分析 仿真 編程和配置 功耗分析 調(diào)試 工程更改管理 時(shí)序逼近 圖 2.2-1 quartus ii 設(shè)計(jì)流程 2.3現(xiàn)代現(xiàn)代 dsp 技術(shù)簡(jiǎn)介技術(shù)簡(jiǎn)介 數(shù)字信號(hào)處理器 dsp（digitalsignalprocessor）是在模擬信號(hào)變換成數(shù)字信號(hào) 以后進(jìn)行高速實(shí)時(shí)處理的

39、專用處理器，其處理速度比最快的 cpu 還快 10-50 倍。在 通常的實(shí)時(shí)信號(hào)處理中，它具有可程控、可預(yù)見性、精度高、穩(wěn)定性好、可靠性和 可重復(fù)性好、易于實(shí)現(xiàn)自適應(yīng)算法、大規(guī)模集成電路等優(yōu)點(diǎn)，這都是模擬系統(tǒng)所不 及的。在當(dāng)今的數(shù)字化時(shí)代背景下，dsp 已經(jīng)成為通信、計(jì)算機(jī)、消費(fèi)類電子產(chǎn)品 等領(lǐng)域的基礎(chǔ)器件。dps 具有如下一些特點(diǎn): 1、在一個(gè)指令周期內(nèi)可完成一次乘法和一次加法； 2、程序和數(shù)據(jù)空間分開，可以同時(shí)訪問(wèn)數(shù)據(jù)和指令； 3、片內(nèi)具有快速 arm，通常可通過(guò)獨(dú)立的數(shù)據(jù)總線在兩塊中同時(shí)訪問(wèn)； 4、具有低開銷或無(wú)開銷循環(huán)及跳轉(zhuǎn)的硬件支持； 5、快速的中斷處理和硬件 i/o 支持； 6、具

40、有在單周期內(nèi)操作的多個(gè)硬件地址產(chǎn)生器； 7、可以并行執(zhí)行多個(gè)操作； 8、支持流水線操作，使取址、譯碼和執(zhí)行等操作可以重疊執(zhí)行。 2.3.12.3.1現(xiàn)代 dsp 實(shí)現(xiàn)方案及設(shè)計(jì)流程概述 圖 2.3-1是傳統(tǒng)的 dsp 系統(tǒng)的典型開發(fā)流程。大致步驟如下： （1）dsp 開發(fā)者首先使用諸如 maltab 這樣的數(shù)學(xué)開發(fā)工具對(duì) dsp 算法進(jìn)行優(yōu)化 設(shè)計(jì)和仿真測(cè)試，或者用 simulink 進(jìn)行 dsp 系統(tǒng)建模，以獲得滿足功能要求和適應(yīng) 硬件特點(diǎn)的算法模型。 （2）根據(jù) dsp 目標(biāo)系統(tǒng)的功能要求、技術(shù)指標(biāo)、系統(tǒng)升級(jí)可行性、性能標(biāo)準(zhǔn)可 能的變化以及成本限度等因素，具體確定 dsp 處理器（并行使用

41、的）數(shù)量和型號(hào)。 這時(shí)必須十分熟悉當(dāng)前主流 dsp 器件的詳細(xì)硬件特性與價(jià)格范圍，同時(shí)還要與手頭 的 dsp 開發(fā)硬件工具和功能模塊程序綜合起來(lái)考慮。由于目前 dsp 處理器的廠商 品種、系列、功能、使用面以及價(jià)格等因素的差異頗大，準(zhǔn)確無(wú)誤地確定 dsp 處理 器的品種不但十分棘手，同時(shí)也事關(guān)重大。因?yàn)槿绻?dāng)系統(tǒng)最終設(shè)計(jì)并調(diào)試完成后， 若發(fā)現(xiàn)由于 dsp 處理器導(dǎo)致的某項(xiàng)技術(shù)指標(biāo)不能達(dá)到，或在以后的某項(xiàng)技術(shù)規(guī)范的 升級(jí)要求中無(wú)法實(shí)現(xiàn)，將出現(xiàn)整個(gè)硬件系統(tǒng)必須重新開發(fā)的嚴(yán)重局面。 （3）根據(jù)選定的 dsp 處理器和系統(tǒng)功能要求，完成應(yīng)用系統(tǒng)評(píng)估板或測(cè)試板設(shè) 計(jì)。否則無(wú)從調(diào)試軟件程序，更無(wú)法驗(yàn)證實(shí)際

42、系統(tǒng)中各項(xiàng)技術(shù)指標(biāo)的可實(shí)現(xiàn)性及應(yīng) 用系統(tǒng)的可行性。 （4）根據(jù) matlab 的算法模型和 dsp 評(píng)估板的硬件結(jié)構(gòu)，編寫程序。在 dsp 標(biāo) 準(zhǔn)開發(fā)環(huán)境中（如 ti 的 ccs）進(jìn)行編譯、仿真，然后通過(guò) dsp 硬件仿真器在應(yīng)用板 和評(píng)估板上進(jìn)行調(diào)試和實(shí)時(shí)仿真。 （5）最后完成應(yīng)用硬件系統(tǒng)的實(shí)現(xiàn)。 圖 2.3-1 基于 dsp 處理器的開發(fā)流程 2.3.2基于基于 fpga 的的 dsp 設(shè)計(jì)設(shè)計(jì) 在早些時(shí)候，dsp 開發(fā)者只能直接用 vhdl 或 veriloghdl 語(yǔ)言進(jìn)行 fpga 的 dsp 系統(tǒng)設(shè)計(jì)，難度比較大?，F(xiàn)在已經(jīng)出現(xiàn)了許多新的基于 fpga 的 dsp 開發(fā)工具，如： d

43、spbuilder、sopc builder、system generator 等，以及完整的軟件開發(fā)平臺(tái)。從 而使設(shè)計(jì)者能遵循一條類似于軟件設(shè)計(jì)流程的開發(fā)方法進(jìn)行 fpga 的 dsp 設(shè)計(jì)，設(shè)計(jì) 效率大為提高。圖 1-5 至圖 1-8 概括了基于 fpga 的幾種不同的 dsp 系統(tǒng)設(shè)計(jì)流程。 圖 2.3-3 基于 fpga 的軟件與硬件開發(fā)流程 圖 2.3-4 基于 fpga 的軟件與硬件加速器設(shè)計(jì)流 圖 2.3-5 基于 fpga 的硬件開發(fā)流程 圖 2.3-6 基于 fpga 的系統(tǒng)升級(jí)開發(fā)流程 本設(shè)計(jì)采用 altera 公司的 dsp builder 開發(fā)工具完成基于 fpga 的

44、 dsp 設(shè)計(jì)， 完成設(shè)計(jì)過(guò)程和仿真，然后把設(shè)計(jì)好的 dsp 系統(tǒng)文件轉(zhuǎn)化為 vhdl 文件，并利用 quartus ii 下載到 fpga 中。dsp builder 將用戶設(shè)計(jì)的 dsp 模塊轉(zhuǎn)換成硬件描述語(yǔ) 言（hdl） ，最終在 fpga 上實(shí)現(xiàn)。dsp builder 是一個(gè)系統(tǒng)及（或算法級(jí)）設(shè)計(jì)工具， 它架構(gòu)在多個(gè)軟件工具之上，并把系統(tǒng)和 rtl 級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來(lái)， 最大程度地發(fā)揮了兩種工具的優(yōu)勢(shì)。dsp builder 依賴于 mathworks 公司的 matlab/simulink，以 simulink 的 blockset 出現(xiàn)，可以在 sinulink 中

45、進(jìn)行圖形化 設(shè)計(jì)和仿真，同時(shí)又通過(guò) sigalcompiler 可以把 matlab/simulink 設(shè)計(jì)文件 （.mdl）轉(zhuǎn)換成相應(yīng)的硬件描述語(yǔ)言 vhdl 設(shè)計(jì)文件（.vhd）以及用于控制綜合與編 輯 tcl 腳本。 2.4protel dxp 簡(jiǎn)介 protel 是 protel 公司在 20 世紀(jì) 80 年代末推出的 cad 工具，是 pcb 設(shè)計(jì)者的 首選軟件。它較早在國(guó)內(nèi)使用，普及率最高，有些高校的電路專業(yè)還專門開設(shè) protel 課程，幾乎所在的電路公司都要用到它。早期的 protel 主要作為印刷板自 動(dòng)布線工具使用，現(xiàn)在普遍使用的是 altium2004 dxp sp2，它

46、是個(gè)完整的全方位電 路設(shè)計(jì)系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印刷 電路板設(shè)計(jì)（包含印刷電路板自動(dòng)布局布線） ，可編程邏輯器件設(shè)計(jì)、圖表生成、電 路表格生成、支持宏操作等功能，并具有 client/server（客戶/服務(wù)器體系結(jié)構(gòu)， 同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如 orcad、pspice、excel 等。使用多層 印制線路板的自動(dòng)布線，可實(shí)現(xiàn)高密度 pcb 的 100%布通率。protel 軟件功能強(qiáng)大、 界面友好、使用方便，但它最具代表性的是電路設(shè)計(jì)和 pcb 設(shè)計(jì)。 1、protel 的主要特點(diǎn) （1） 通過(guò)設(shè)計(jì)文件包的方式，將原理圖編輯、電路仿真、

47、 pcb 設(shè)計(jì)及打 印這些功能有機(jī)地結(jié)合在一起，提供了一個(gè)集成開發(fā)環(huán)境。 （2） 提供了混合電路仿真功能，為設(shè)計(jì)實(shí)驗(yàn)原理圖電路中某些功能模塊的 正確與否提供了方便。 （3） 提供了豐富的原理圖元件庫(kù)和 pcb 封裝庫(kù)，并且為設(shè)計(jì)新的器件提 供了封裝向?qū)С绦?，?jiǎn)化了封裝設(shè)計(jì)過(guò)程。 （4） 提供了層次原理圖設(shè)計(jì)方法，支持“自上向下”的設(shè)計(jì)思想，使大型 電路設(shè)計(jì)的工作組開發(fā)方式成為可能。 （5） 提供了強(qiáng)大的查錯(cuò)功能。原理圖中的 erc （電氣法則檢查）工具和 pcb 的 drc （設(shè)計(jì)規(guī)則檢查）工具能幫助設(shè)計(jì)者更快地查出和改正錯(cuò)誤。 （6）全面兼容 protel 系列以前版本的設(shè)計(jì)文件，并提供了

48、orcad 格式文 件的轉(zhuǎn)換功能。 （7）提供了全新的 fpga 設(shè)計(jì)的功能，這好似以前的版本所沒有提供的功 能。 2、電路原理圖設(shè)計(jì) 原理圖設(shè)計(jì)是電路設(shè)計(jì)的基礎(chǔ)，只有在設(shè)計(jì)好原理圖的基礎(chǔ)上才可以進(jìn)行 印刷電路板的設(shè)計(jì)和電路仿真等。下面詳細(xì)介紹了如何設(shè)計(jì)電路原理圖、編輯 修改原理圖。通過(guò)學(xué)習(xí)，掌握原理圖設(shè)計(jì)的過(guò)程和技巧。 原理圖具體設(shè)計(jì)步驟： （1）新建原理圖文件 在進(jìn)人 sch 設(shè)計(jì)系統(tǒng)之前，首先要構(gòu)思好原理圖，即必須知道所設(shè)計(jì)的項(xiàng)目 需要哪些電路來(lái)完成，然后用 protel dxp 來(lái)畫出電路原理圖。 （2）設(shè)置工作環(huán)境 根據(jù)實(shí)際電路的復(fù)雜程度來(lái)設(shè)置圖紙的大小。在電路設(shè)計(jì)的整個(gè)過(guò)程中，圖

49、紙的大小都可以不斷地調(diào)整，設(shè)置合適的圖紙大小是完成原理圖設(shè)計(jì)的第一步。 （3）放置元件 從元件庫(kù)中選取元件，布置到圖紙的合適位置，并對(duì)元件的名稱、封裝進(jìn)行 定義和設(shè)定，根據(jù)元件之間的走線等聯(lián)系對(duì)元件在工作平面上的位置進(jìn)行調(diào)整和修 改使得原理圖美觀而且易懂。 （4）原理圖的布線 根據(jù)實(shí)際電路的需要，利用 sch 提供的各種工具、指令進(jìn)行布線，將工作平 面上的器件用具有電氣意義的導(dǎo)線、符號(hào)連接起來(lái)，構(gòu)成一幅完整的電路原理圖。 （5）建立網(wǎng)絡(luò)表 完成上面的步驟以后，可以看到一張完整的電路原理圖了，但是要完成電路 板的設(shè)計(jì)，就需要生成一個(gè)網(wǎng)絡(luò)表文件。網(wǎng)絡(luò)表是電路板和電路原理圖之間的重要 紐帶。 （6）

50、原理圖的電氣檢查 當(dāng)完成原理圖布線后，需要設(shè)置項(xiàng)目選項(xiàng)來(lái)編譯當(dāng)前項(xiàng)目，利用 protel dxp 提供的錯(cuò)誤檢查報(bào)告修改原理圖。 （7）編譯和調(diào)整 如果原理圖已通過(guò)電氣檢查，那么原理圖的設(shè)計(jì)就完成了。這是對(duì)于一般電 路設(shè)計(jì)而言，尤其是較大的項(xiàng)目，通常需要對(duì)電路的多次修改才能夠通過(guò)電氣檢查。 （8）存盤和報(bào)表輸出 protel dxp 提供了利用各種報(bào)表工具生成的報(bào)表（如網(wǎng)絡(luò)表、元件清單等） ， 同時(shí)可以對(duì)設(shè)計(jì)好的原理圖和各種報(bào)表進(jìn)行存盤和輸出打印，為印刷板電路的設(shè)計(jì) 做好準(zhǔn)備 。 原理圖設(shè)計(jì)流程： 3、pcb 電路板的設(shè)計(jì)流程電路板的設(shè)計(jì)流程 pcb 電路板設(shè)計(jì)的流程如圖 pcb 板設(shè)計(jì)流程圖

51、 （1）設(shè)計(jì)原理圖 這是設(shè)計(jì) pcb 電路的第一步，就是利用原理圖設(shè)計(jì)工具先繪制好原理圖文件。如 圖 3.4-1 ad876 引腳排列 各引腳功能： 引腳 名稱編號(hào) i/o 說(shuō)明 agnd 1，19模擬地 ain27i 模擬輸入 avdd28 5v 模擬電源 clk15i 時(shí)鐘輸入 cml26o 內(nèi)部偏置點(diǎn)旁路，典型應(yīng)用將最小 0.1uf 電容從 此引腳接至地 dgnd 14，20數(shù)字地 dvdd18 5v 數(shù)字電源 drvdd2 3.3v/5v 數(shù)字電源，數(shù)字輸入和輸出緩沖電源 drgnd13 3.3v/5v 數(shù)字地，數(shù)字輸入和輸出緩沖地 d0-d93-12o 數(shù)字?jǐn)?shù)據(jù)輸出 /oe16o 輸

52、出使能 refbf24o 基準(zhǔn)底部強(qiáng)制 refbs25o 基準(zhǔn)底部檢測(cè) stby17o 等待使能 reftf22o 基準(zhǔn)頂部強(qiáng)制 3.4.2 a/d 采樣電路 （1） a/d 采樣電路原理圖： （2）a/d 采樣電路 pcb 圖 top layer bottom layer 3.4.3 a/d 轉(zhuǎn)換電路測(cè)試數(shù)據(jù) （1）模擬信號(hào)經(jīng) a/d 采樣后的數(shù)字信號(hào)輸出 （2）將 ad 采樣得到的數(shù)字信號(hào)作為 da 轉(zhuǎn)換器的輸入，da 的輸出為： 說(shuō)明：黃色的信號(hào)是原模擬信號(hào)，藍(lán)色的信號(hào)是 da 轉(zhuǎn)換后的輸出信號(hào) 3.5 fpga 軟件部分設(shè)計(jì) fpga 軟件設(shè)計(jì)部分主要完成時(shí)域信號(hào)到頻域信號(hào)的轉(zhuǎn)化、濾波

53、、基波分量和各次諧波分量的提 取以及失真度的計(jì)算。流程圖如下： 圖 3.5-1fpga 軟化設(shè)計(jì)流程圖 3.5.1 快速傅里葉變換（fft） 快速傅立葉變換（fft）在數(shù)字信號(hào)處理中具有非常重要的地位，并且有著廣 泛的應(yīng)用，其中 fft 的運(yùn)算速度和占用的存儲(chǔ)單元是設(shè)計(jì)中重點(diǎn)考慮的方面，在實(shí) 現(xiàn) fft 算法的各種方法中，基于 fpga 的實(shí)現(xiàn)在速度、精度和性價(jià)比等方面具有不可 比擬的優(yōu)勢(shì)，現(xiàn)將 fft 原理簡(jiǎn)單介紹如下： 長(zhǎng)度為 n 的序列的離散傅立葉變換為： )(nx)(kx 1 0 1,.,0,)()( n n nk n nkwnxkx n 點(diǎn)的 dft 可以分解為兩個(gè) n/2 點(diǎn)的 d

54、ft，每個(gè) n/2 點(diǎn)的 dft 又可以分解為兩 個(gè) n/4 點(diǎn)的 dft。依此類推，當(dāng) n 為 2 的整數(shù)次冪時(shí)()，由于每分解一次降 m n2 低一階冪次，所以通過(guò) m 次的分解，最后全部成為一系列 2 點(diǎn) dft 運(yùn)算。以上就是 按時(shí)間抽取的快速傅立葉變換(fft)算法。當(dāng)需要進(jìn)行變換的序列的長(zhǎng)度不是 2 的整 數(shù)次方的時(shí)候，為了使用以 2 為基的 fft，可以用末尾補(bǔ)零的方法，使其長(zhǎng)度延長(zhǎng) 至 2 的整數(shù)次方。 序列的離散傅立葉反變換為： )(kx x n n x k wnn n nk k n ( )( ),., 1 01 0 1 離散傅立葉反變換與正變換的區(qū)別在于變?yōu)?，并多了一個(gè)的運(yùn)

55、算。因?yàn)?n w 1 n wn1 和對(duì)于推導(dǎo)按時(shí)間抽取的快速傅立葉變換算法并無(wú)實(shí)質(zhì)性區(qū)別，因此可將 n w 1 n w fft 和快速傅立葉反變換（ifft）算法合并在同一個(gè)程序中。 一般簡(jiǎn)單的 fft 實(shí)現(xiàn)框圖如下： 3.5.2 利用 fft 進(jìn)行頻譜分析 若信號(hào)本身是有限長(zhǎng)的序列，計(jì)算序列的頻譜就是直接對(duì)序列進(jìn)行 fft 運(yùn)算求 得，就代表了序列在之間的頻譜值。 )(kx)(kx2 , 0 幅度譜 ： )()()( 22 kxkxkx ir 相位譜 ： )( )( arctan)( kx kx k r i 若信號(hào)是模擬信號(hào)，用 fft 進(jìn)行譜分析時(shí)，首先必須對(duì)信號(hào)進(jìn)行采樣，使之變 成離散信

56、號(hào)，然后就可按照前面的方法用 fft 來(lái)對(duì)連續(xù)信號(hào)進(jìn)行譜分析。按采樣定 理，采樣頻率應(yīng)大于 2 倍信號(hào)的最高頻率，為了滿足采樣定理，一般在采樣之前 s f 要設(shè)置一個(gè)抗混疊低通濾波器。用 fft 對(duì)模擬信號(hào)進(jìn)行譜分析的方框圖如下所示。 抗混疊低通濾波器采樣 t=1/fsn 點(diǎn) fft 3.5.3 fifo 存儲(chǔ)單元在 fft 算法中的應(yīng)用 fft 算法的處理過(guò)程開始于數(shù)據(jù)輸入過(guò)程，此過(guò)程中，采樣數(shù)據(jù)被讀入并保存 在存儲(chǔ)器中；接下來(lái)用存儲(chǔ)的數(shù)據(jù)作 fft 計(jì)算并輸出結(jié)果。 存儲(chǔ)單元 ram 是用來(lái)存儲(chǔ)輸入數(shù)據(jù)和中間運(yùn)算結(jié)果的單元，每次蝶形運(yùn)算都要 經(jīng)由 ram 讀寫輸入輸出數(shù)據(jù)，在進(jìn)行下一級(jí)變換

57、的同時(shí)，首先應(yīng)將結(jié)果回寫到讀出 數(shù)據(jù)的 ram 存貯器中，為加快 fft 運(yùn)算速度，構(gòu)造了雙端口 fifo ram 來(lái)加大數(shù)據(jù)的 吞吐量，其輸入輸出共用一個(gè)時(shí)鐘，在時(shí)鐘的下降沿寫入數(shù)據(jù)，上升沿讀出數(shù)據(jù)。 雙端口 fifo ram 可配置在片內(nèi)或片外。內(nèi)置 ram 是 fpga 的一種新增資源。將 ram 設(shè)置在 fpag 內(nèi)部不存在驅(qū)動(dòng)和 pad 延時(shí)問(wèn)題，速度快且控制簡(jiǎn)單，可提高系統(tǒng)的可 靠性。為此，本設(shè)計(jì)應(yīng)用 atera fpga 的內(nèi)置 ram 資源設(shè)計(jì)內(nèi)置 ram，提高系統(tǒng)總體 速度和可靠性。以下是在 dsp builder 里面設(shè)計(jì)的 fifo 控制模塊： 圖 3.5-2 3.5.4

58、 fft 輸入控制信號(hào) 1、dsp builder 生成的 fft 模塊如下圖所示： 圖 3.5-3 2、fft 模塊的輸入控制信號(hào)時(shí)序圖： 圖 3.5-4fft 輸入控制信號(hào)時(shí)序圖 3、fft 輸入控制信號(hào)模塊如下圖所示： 圖 3.5-5fft 輸入信號(hào)控制模塊 4、fft 輸入控制信號(hào)： 圖 3.5-6fft 輸入控制信號(hào) 3.5.5 峰峰值檢測(cè) 1、fft 輸出波形 （1）實(shí)部 圖 3.5-7 （2）虛部 圖 3.5-8 （3）實(shí)部和虛部的模 圖 3.5-9 2、峰峰值檢測(cè)電路 圖 3.5-10 峰峰值檢測(cè)仿真輸出波形： 圖 3.5-11 3.5.6 基波幅值參數(shù)和各次諧波幅值參數(shù)的提取

59、 1、在 dspbuilder 中提取基波幅值參數(shù)和歌詞諧波幅值參數(shù)的模塊如圖 3.5-5 所 示： 圖 3.5-12 2、幅值提取仿真波形 3.6 lcd 顯示電路設(shè)計(jì) 3.6.1 hb240128m1a 顯示器的特色 本設(shè)計(jì)所用的 lcd 顯示器是 hb9188 系列的中文液晶顯示器，型號(hào)為： hb240128m1a，該 lcd 顯示器具有以下特色： 1、電源操作范圍：2.4v -3.6v 2、點(diǎn)陣顯示范圍：12832-320x320 3、提供八位并行及標(biāo)準(zhǔn) uart 接口 4、自動(dòng)復(fù)位和指令復(fù)位 5、圖片顯示及動(dòng)畫功能 6、繪圖及文字畫面混合顯示功能 7、軟件控制背光開啟及閉合 8、低功

60、耗省電設(shè)計(jì)（微安級(jí)別） 9、模組自帶自檢功能便于生產(chǎn) 10、體 watch dog 功能 11、自帶 16 個(gè)鍵盤口 12、同時(shí)內(nèi)置 16*16 和 12*12 點(diǎn)陣 13、可直接受控于 rs232 口，用于遠(yuǎn)端顯示 14、自動(dòng)溫控功能保證在極低溫度下正常工作 15、集成度高，降低生產(chǎn)成本，性價(jià)比優(yōu)越 3.6.2 hb240128m1a 顯示器硬件接口 1、并行接口 圖 3.6-1 并口數(shù)據(jù)連接示意圖 接口協(xié)議為請(qǐng)求/應(yīng)答握手方式。應(yīng)答 busy 高電平，表示 hb240128m1a 忙于內(nèi) 部處理，不能接收用戶命令；busy 低電平，表示 hb240128m1a 空閑，等待接收用戶 命令。發(fā)