數(shù)電課程設(shè)計組合邏輯設(shè)計

1、數(shù)字邏輯設(shè)計及應(yīng)用課程設(shè)計、 組合邏輯設(shè)計1、題目使用 74LS83 構(gòu)成 4 位二進制全加 全減器。具體要求： 1）列出真值表；2）畫出邏輯圖；3）用 Verilog HDL 進行仿真；2、設(shè)計原理a、芯片簡介74LS83 本身為一個 4 位全加器，具有 A1 、A2 、A3、A4 、B1、 B2、B3、B4 、C0 九個輸入端，其中 A1、A2 、A3 、A4、B1 、B2、 B3、B4 是加數(shù)和被加數(shù)的數(shù)據(jù)輸入端， C0 為初始進位。 S1、S2、 S3、S4、C4 五個輸出端口， S1、S2、 S3、S4 為本位和， C4 為 進位輸出。ii74LS83 邏輯圖b、設(shè)計思路由于芯片本身

2、為 4 位全加器所以加法方面就只要用它自身， 只要加入一個控制端來控制它進行加法還是減法和減法的實現(xiàn)原 理即可。在二進制中減法的運算使用其補碼 (two s complement ) 來進行，把原來的正數(shù)轉(zhuǎn)換為負數(shù)的補碼變成加法運算。我們知 道，從一個數(shù)的原碼到它的相反數(shù)的補碼是進行逐位取反再在末 位加 1，為了實現(xiàn)這一加 1 運算可以在讓電路做減法時把初始進 位設(shè)為 1。加入一個控制端 Adder_Subtraction 來控制電路做加法 還 是 減 法 ， 令 ： Adder_Subtraction=1 時 電 路 做 加 法 ， Adder_Subtraction=0 時電路做減法。則有

3、如下關(guān)系：初始進位端C0=Adder_Subtraction + Adder_Subtraction & C0 (初始進位輸 入)A1A4 不作變化B1=B1 & Adder_Subtraction | B1 & Adder_Subtractioniii B2=B2 & Adder_Subtraction | B2 & Adder_Subtraction B3=B3 & Adder_Subtraction | B3 & Adder_Subtraction B4=B4 & Adder_Subtraction | B4 & Adder_Subtraction3、設(shè)計結(jié)果a、 Verilog 程序

4、module adder(A1,A2,A3,A4,B1,B2,B3,B4,C0,Adder_Subtraction,S1,S2, S3,S4,C4);input A1,A2,A3,A4,B1,B2,B3,B4,C0,Adder_Subtraction; output S1,S2,S3,S4,C4;wire WIRE_0,WIRE_1,WIRE_2,WIRE_3,WIRE_4,WIRE_23, WIRE_6,WIRE_7,WIRE_9,WIRE_11,WIRE_12,WIRE_13, WIRE_14,WIRE_15,WIRE_16,WIRE_17,WIRE_18, WIRE_19,WIRE_21

5、;7483 b2v_inst( .B4(WIRE_0), .C0(WIRE_1), .A1(A1),.A2(A2),.B1(WIRE_2),iv.B2(WIRE_3),.A3(A3),.B3(WIRE_4),.A4(A4),.S3(S3),.S4(S4),.S2(S2),.C4(C4),.S1(S1);assign WIRE_21 = B3;assign WIRE_15 = WIRE_23 & WIRE_6; assign WIRE_13 = WIRE_7 & WIRE_23;assign WIRE_18 = Adder_Subtraction & B3; assign WIRE_11 = W

6、IRE_9 & WIRE_23;assign WIRE_14 = Adder_Subtraction & B2; assign WIRE_19 = Adder_Subtraction & C0; assign WIRE_12 = B1 & Adder_Subtraction;assign WIRE_2 = WIRE_11 | WIRE_12; assign WIRE_3 = WIRE_13 | WIRE_14;assign WIRE_7 = B2;assign WIRE_0 = WIRE_15 | WIRE_16; assign WIRE_4 = WIRE_17 | WIRE_18;assig

7、n WIRE_6 = B4;assign WIRE_23 = Adder_Subtraction;assign WIRE_9 = B1;assign WIRE_1 = WIRE_19 | WIRE_23; assign WIRE_17 = WIRE_21 & WIRE_23;assign WIRE_16 = Adder_Subtraction & B4; endmoduleb、邏輯電路圖vi利用 74LS83 實現(xiàn)加法減法邏輯電路圖adderAdder_SubtractionS1C0S2A1S3B1S4A2C4B2A3B3A4B4inst利用 74LS83 實現(xiàn)加法減法器的邏輯符號Adder_

8、Subtraction 為加法減法控制端， C0 為初始進位輸入端，viiA1A4 、B1B4 為數(shù)據(jù)輸入端， S1S4 為本位和輸出端， C4為進位 輸出端。加法時： C4S4S3S2S1=A4A3A2A1+B4B3B2B1+C0 ；減法時：被減數(shù)從 B1B4 輸入， C4S4S3S2S1=A4A3A2A1-B4B3B2B14、結(jié)果分析對照上圖分析， 030ns 之間 Adder_Subtraction=1 ，為做加法。 分 別 為 變 化 的 情 況 ， 如 圖 中 藍 線 所 對 應(yīng) 數(shù) 據(jù) ， C0=0 ， A4A3A2A1=1101,B4B3B2B1=1101 ， C4S4S3S2S

9、1=11010 ；即電 路對應(yīng)中 1101+1101=11010 ，與理論響符?？梢詮膱D中讀出，其他 也是與理論相符。再看 30ns 后的，Adder_Subtraction=0 ，電路做減法。 分析 40ns 時對應(yīng)的數(shù)據(jù)， A4A3A2A1=1001 ， B4B3B2B1=1000 ，輸出部分viii C4S4S3S2S1=10001 ，只取四位為 0001 ，即 1001-1000=0001 ，與 理論相符，再看 50ns 處，A4A3A2A1=1110 ，B4B3B2B1=0010 ，輸 出 部 分 C4S4S3S2S1=11100 ， 只 取 四 位 為 1100 ， 即 1110-

10、0010=1100 ，與理論相符，同樣其他情形從波形上看據(jù)與理論 相符。綜上，此電路可以實現(xiàn) 4 位加法減法的運算。、 時序邏輯設(shè)計1、題目1011 序列發(fā)生器和檢測器的設(shè)計實現(xiàn) 設(shè)計內(nèi)容： 1 ）進行需求分析，確定總體框架；2）畫出邏輯電路圖；3）對設(shè)計電路進行仿真 ;設(shè)計要求 : 1）設(shè)計一個 1011 序列發(fā)生器；2）設(shè)計一個 1011 序列檢測器， 改序列檢測器的輸入可 以通過人工撥動開關(guān)來選擇；2、設(shè)計原理a、芯片簡介74194 是一個雙向移位寄存器， 能夠左移和右移。 如下圖為，74194 邏輯符號，具有 SL（ R）SI 左（右）移串行輸入端，、ix四個數(shù)據(jù)輸入端，、 控制端，異

11、步低電平有效清零端和一個時鐘輸入端，輸出部分，、四個狀態(tài)輸出端，為典型的串并行輸入，串并行輸出型移位寄存器。其中、控制端作用為，、，保持狀態(tài)；、，右移狀態(tài)；、，左移狀態(tài)；、，同步置數(shù)狀態(tài)，即當(dāng)、且時鐘有效沿到來時。邏輯符號b、設(shè)計原理通過分析狀態(tài)圖來利用移位寄存器完成 1011 序列發(fā)生器。 使用移位寄存器芯片 74*194 ，將初始值設(shè)為 1011 ，而后開始移位， 并將 QA 作為下一輸入。以此實現(xiàn) 1011 序列的產(chǎn)生，并用 QA 作為 序列發(fā)出端，得到串行輸出的 1011 序列。由于題目要求，改序列檢 測器可由人工手動撥動開關(guān)選擇，聯(lián)系到 74194 的置數(shù)功能，我們 可以將 A、B、

12、C、D四個輸入端作為選擇要發(fā)生序列的輸入端， 即 A、 B、C、D 四個輸入端接到邏輯開關(guān)，撥動快關(guān)來決定要發(fā)生的序列， 但是再同時考慮輸出這邊，由于為左移，有 QA*=QB,QB*=QC,QC*=QD,QD*=SLSI ， 如 此 循 環(huán) ， 發(fā) 現(xiàn) 如 果 SLSI=QA 則可以往復(fù)的發(fā)生序列，達到目的。再看序列檢測器這邊，同樣由一個 74194 來實現(xiàn)，把前一個序 列發(fā)生器的序列輸出端置入序列檢測器的 SLSI 輸入端， S1、CLRN 接高電平， A、 B、C、 D 接低電平，時鐘端接一起， S0 作為一個檢 測器的使能端為： Control ，當(dāng) S0=0 時為正常檢測序列，當(dāng) S0

13、=1 時 重置為 0。因為此序列檢測器的檢測序列要能夠變化，構(gòu)思在檢測時 看他是否與輸入是相同即可， 所以在檢測器的輸出端的每一輸出線上 分別與相應(yīng)的輸入端做異或運算，若相同則為 0，不同則為 1，再將 這四個異或后的結(jié)果用或門連接， 取或門輸出為輸出端 Result ，即有 若序列相同則 Result=0 ，若有任意一位不同則 Result=1 。3、設(shè)計結(jié)果a 、Verilog 程序moduleSequence(Reset,CLK,A,B,C,D,Control,Sequence,Result);input Reset,CLK,A,B,C,D,Control;output Sequence

14、,Result;wire WIRE_0,WIRE_21,WIRE_3,WIRE_4,WIRE_5,WIRE_6,xiWIRE_7,WIRE_8,WIRE_9,WIRE_10,WIRE_22,WIRE_23,WIRE_17,WIRE_18,WIRE_19,WIRE_20;assign Sequence = WIRE_10;assign WIRE_21 = 1;assign WIRE_22 = 0;assign WIRE_23 = 1;74194 b2v_inst(.SLSI(WIRE_0),.B(B),.C(C),.CLK(CLK),.CLRN(WIRE_21),.D(D),.S1(WIRE_2

15、1),.S0(Reset),.A(A),.QA(WIRE_10),.QB(WIRE_3),.QC(WIRE_4),.QD(WIRE_5);xii assign WIRE_0 = WIRE_10;assign Result = WIRE_6 | WIRE_7 | WIRE_8 | WIRE_9;74194 b2v_inst2( .SLSI(WIRE_10), .B(WIRE_22), .C(WIRE_22), .CLK(CLK),.CLRN(WIRE_23), .D(WIRE_22), .S1(WIRE_23),.S0(Control), .A(WIRE_22),.QA(WIRE_17),.QB

16、(WIRE_20),.QC(WIRE_19), .QD(WIRE_18);assign WIRE_6 = A WIRE_17;assign WIRE_8 = WIRE_18 D;assign WIRE_7 = C WIRE_19;xiiiassign WIRE_9 = B WIRE_20;endmoduleb、邏輯原理圖利用雙 74194 實現(xiàn)可以手動改變的 4 位任意序列發(fā)生器和序列檢測器c、1011 序列發(fā)生器和序列檢測器 波形仿真xivd 、改序列成 1101 后發(fā)生器和序列檢測器 波形仿真e 、改序列成 1001 后發(fā)生器和序列檢測器 波形仿真xvf、改序列成 0001 后發(fā)生器和序列

17、檢測器 波形仿真xvi4、 結(jié)果分析首先對于初始的 1011 序列發(fā)生器和序列檢測器的設(shè)計中，起初 Reset=1 ，為置入 A、B、C、D 輸入的所要發(fā)生的序列，即為 1011 ， 然后再 Reset=0 為發(fā)生此序列，從序列輸出端 Sequence 端看出發(fā) 生了 101110111011101 序列，數(shù)據(jù)檢測器 Control=0 為檢測狀態(tài)， 對于每完成一個 1011 序列 Result 就相應(yīng)地在下一個時鐘輸出一個 0，即序列正確，與題目要求以及需求一致。通過手動撥動 A、B、C、 D 對應(yīng)的開關(guān)來改變要發(fā)生的序列， 得到如上圖的一些序列發(fā)生與檢測的實例，均與理論相符。三、總結(jié)1、 加法減法電路設(shè)計總結(jié) 利用本身就是一個加法器的芯片來設(shè)計加法減法電路，只需要變 通一下理解怎樣通過加法來實現(xiàn)減法， 減法時把被減數(shù)的負值的補碼xvii 作為新的加數(shù)即可， 最后再設(shè)計一個加法減法的控制端來控制電路做 加法還是減法。2、 序列發(fā)生器和序列檢測器設(shè)計總結(jié)在本次設(shè)計中，發(fā)現(xiàn) 1011 序列的發(fā)生與檢測都有許多種方案可 行，有多種邏輯電路能實現(xiàn)該功能。但是出于提高芯片利用率，降低 成本的考慮，我在發(fā)生器和檢測器的設(shè)計時都使用了移位寄存器 74194.使用這種設(shè)計不僅使成本降到了最低， 利用率達到最高， 而且如 果將發(fā)生器與檢測器用于