異步FIFO結(jié)構(gòu)及FPGA設(shè)計(jì)

1、異步 FIFO 結(jié)構(gòu)及 FPGA設(shè)計(jì)摘要：首先介紹異步 FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO 的難點(diǎn)問(wèn)題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA實(shí)現(xiàn)。關(guān)鍵詞 ：異步電路 FIFO 亞穩(wěn)態(tài) 格雷碼1 異步 FIFO 介紹在現(xiàn)代的集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如何設(shè) 計(jì)異步時(shí)鐘之間的接口電路。異步 FIFO(First In First Out)是解決這個(gè)問(wèn)題一種簡(jiǎn)便、快捷的解決方案。使用異步 FIFO可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快速而方便地傳輸實(shí)時(shí)數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理

2、等方面，異步 FIFO 得到了廣泛的應(yīng)用。異步 FIFO是一種先進(jìn)先出的電路， 使用在需要產(chǎn)時(shí)數(shù)據(jù)接口的部分， 用來(lái)存儲(chǔ)、 緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步 電路中， 由于時(shí)鐘之間周期和相位完全獨(dú)立， 因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、 高速的異步 FIFO 電路便成 為一個(gè)難點(diǎn)。本文介紹解決這一問(wèn)題的一種方法。由圖 1 可以看出：整個(gè)系統(tǒng)分為兩個(gè)完全獨(dú)立的時(shí)鐘域讀時(shí)鐘域和寫(xiě)時(shí)間域； FIFO 的存儲(chǔ)介質(zhì)為一塊雙端口 RAM，可以同 時(shí)進(jìn)行讀寫(xiě)操作。在寫(xiě)時(shí)鐘域部分，由寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)控制信號(hào)和寫(xiě)地址；讀時(shí)鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信 號(hào)和讀地址。在空 /滿標(biāo)志產(chǎn)

3、生部分，由讀寫(xiě)地址相互比較產(chǎn)生空/ 滿標(biāo)志。2 異步 FIFO 的設(shè)計(jì)難點(diǎn)設(shè)計(jì)異步 FIFO 有兩個(gè)難點(diǎn)： 一是如何同步異步信號(hào)，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)； 二是如何正確地設(shè)計(jì)空、 滿以及幾乎滿等信號(hào)的 控制電路。下面闡述解決問(wèn)題的具體方法。2.1 亞穩(wěn)態(tài)問(wèn)題的解決在數(shù)字集成電路中， 觸發(fā)器要滿足 setup/hold 的時(shí)間要求。 當(dāng)一個(gè)信號(hào)被寄存器鎖存時(shí)， 如果信號(hào)和時(shí)鐘之間不滿足這個(gè)要求， Q端的值是不確定的，并且在未知的時(shí)刻會(huì)固定到高電平或低電平。這個(gè)過(guò)程稱為亞穩(wěn)態(tài)(Metastability )。圖 2 所示為異步時(shí)鐘和亞穩(wěn)態(tài)，圖中 clka 和 clkb 為異步時(shí)鐘。亞穩(wěn)態(tài)必定會(huì)發(fā)生在

4、異步 FIFO中。圖中在異步 FIFO 中，電路外部的輸入和內(nèi)部的時(shí)鐘之間是毫無(wú)時(shí)間關(guān)系的，因此 setup/hold沖突是必然的；同在電路內(nèi)部的兩個(gè)沒(méi)有關(guān)系的時(shí)鐘域之間的信號(hào)傳遞，也必須會(huì)導(dǎo)致 setup/hold 沖突。雖然亞穩(wěn)態(tài)是不可避免的，但是，下面的設(shè)計(jì)改進(jìn)可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。對(duì)寫(xiě)地址 / 讀地址采用格雷碼。 由實(shí)踐可知， 同步多個(gè)異步輸入信號(hào)出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號(hào)的概率。 對(duì) 多個(gè)觸發(fā)器的輸出所組成的寫(xiě)地址 / 讀地址可以采用格雷碼。 由于格雷碼每次只變化一位， 采用格雷碼可以有效地減少亞穩(wěn)態(tài)的 產(chǎn)生。采用觸發(fā)器來(lái)同步異步輸入信號(hào)，如圖 3

5、 中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖 3 所示，這種方法同時(shí)帶來(lái)了對(duì)輸入信號(hào)的一級(jí)延時(shí)，需要在設(shè)計(jì)時(shí)鐘的時(shí)候加以注意。2.2 空/ 滿標(biāo)志的產(chǎn)生空/滿標(biāo)志的產(chǎn)生 FIFO 的核心部分。如何正確設(shè)計(jì)此部分的邏輯，直接影響到FIFO 的性能?？?/ 滿標(biāo)志產(chǎn)生的原則是： 寫(xiě)滿不溢出， 讀空不多讀。 即無(wú)論在什么進(jìn)修， 都不應(yīng)出現(xiàn)讀寫(xiě)地址同時(shí)對(duì)一個(gè)存儲(chǔ)器地址操作的情 況。在讀寫(xiě)地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿標(biāo)志應(yīng)該有效，表示此時(shí)FIFO已滿，外部電路應(yīng)對(duì) FIFO 發(fā)數(shù)據(jù)。在滿信號(hào)有效時(shí)寫(xiě)數(shù)據(jù)，應(yīng)根據(jù)設(shè)計(jì)的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如

6、此，即：空標(biāo)志=（| 寫(xiě)地址 -讀地址|=預(yù)定值 ）AND（寫(xiě)地址超前讀地址）滿標(biāo)志 =（| 寫(xiě)地址 - 讀地址 |= 預(yù)定值） AND（讀地址超前寫(xiě)地址 ）最直接的做法是， 采用讀寫(xiě)地址相比較來(lái)產(chǎn)生空滿標(biāo)志。如圖 4 所示，當(dāng)讀寫(xiě)地址的差值等于一個(gè)預(yù)設(shè)值的時(shí)候， 空/ 滿信號(hào)被 置位。這種實(shí)現(xiàn)方法邏輯簡(jiǎn)單，但它是減法器形成的一個(gè)比較大的組合邏輯，因而限制了FIFO 的速度。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。圖5 是另外一種常用的設(shè)計(jì)，比較器只對(duì)讀寫(xiě)地址比較是否相等。在讀寫(xiě)地址相等的時(shí)候有兩種情況：滿或者空。所以，附加 了一個(gè)并行的區(qū)間判斷邏輯來(lái)指示是空還是滿。 這個(gè)區(qū)間判

7、斷邏輯將整個(gè)地址空間分為幾個(gè)部分， 以指示讀寫(xiě)地址的相對(duì)位置。 這種做法提高了整個(gè)電路的速度，但是也有其缺點(diǎn)。主要是直接采用讀寫(xiě)地址等于不等于的比較邏輯來(lái)進(jìn)行空 / 滿標(biāo)志的判斷， 可以帶來(lái)誤判。3 新穎的 FIF0 空 / 滿標(biāo)志控制邏輯3.1 對(duì)讀寫(xiě)地址的分析由以上對(duì) FIFO 的分析可以看出，由地址直接相減和將地址相互比較產(chǎn)生空/滿標(biāo)志都不可取。如何簡(jiǎn)單地進(jìn)行直接比較，又不提高邏輯的復(fù)雜程度呢？對(duì)地址加延時(shí)可以做到這一點(diǎn)。設(shè)讀地址為 Rd_bin_addr ，用讀地址 Rd_addr 產(chǎn)生讀地址的格雷碼Rd_next_gray_addr, 將 Rd_next_gray_addr 延一拍得

8、到 Rd_gray_addr, 再將 Rd_gray_addr 延一拍得到 Rd_last_gray_addr 。在 絕對(duì)時(shí)間上， Rd_next_gray_addr 、Rd_gray_addr 、Rd_last_gray_addr 這些地址先后關(guān)系， 從大到小排列， 并且相差一個(gè)地址， 如圖 6 所示。寫(xiě)地址的格雷碼的產(chǎn)生也與此類似，即：Wt_next_gray_addr 、 Wt_gray_addr 、 Wt_last_gray_addr 。利用這 6 個(gè)格雷碼進(jìn)行比較，同時(shí)加上讀寫(xiě)使能，就能方便而靈活地產(chǎn)生空 / 滿標(biāo)志。以空標(biāo)志 Empty 的產(chǎn)生為例， 當(dāng)讀寫(xiě)格雷碼地址相等或者 FI

9、FO 內(nèi)還剩下一個(gè)深度的字， 并且正在不空的情況下執(zhí)行讀操作， 這 時(shí) Emptr 標(biāo)志應(yīng)該置為有效(高電平有效)。即 EMPTY=(Rd_gray_addr=Wt_gray_addr)and(Read_enable=1) 或 EMPTY=(Rd_next_gray_addr=Wt_gray_addr)and(Read_enable=1)同理可類推滿標(biāo)志的產(chǎn)生邏輯。3.2 基于延時(shí)格雷碼的 FIFO 標(biāo)志產(chǎn)生邏輯圖7 是使用上述思想設(shè)計(jì)的地址產(chǎn)生和標(biāo)志產(chǎn)生的邏輯。首先，在地址產(chǎn)生部分，將產(chǎn)生的格雷碼地址加一級(jí)延時(shí)，利用其前 一級(jí)地址與當(dāng)前的讀地址作比較。其次，在空/ 滿標(biāo)志有效的時(shí)候，采用了內(nèi)

10、部保護(hù)機(jī)制，不使讀/ 寫(xiě)地址進(jìn)一步增加而出現(xiàn)讀寫(xiě)地址共同對(duì)一個(gè)存儲(chǔ)單元操作的現(xiàn)象。3.3 仿真信號(hào)波形 利用圖 7電路設(shè)計(jì)的思想構(gòu)造了一個(gè) 256 8的FIFO，用 MODELSIM進(jìn)行仿真。圖 8為系統(tǒng)中主要信號(hào)對(duì)讀空情況的仿真波形。圖8中， WDATA為寫(xiě)數(shù)據(jù)， RDATA為讀數(shù)據(jù)， WCLK為寫(xiě)時(shí)鐘， RCLK為讀時(shí)鐘， REMPTY為空信號(hào)， AEMPTY的幾乎空信號(hào)， RPTR 為讀地址 WPTR為寫(xiě)地址， RGNEXT為下一位讀地址格雷碼， RBIN 讀地址二進(jìn)制， RBNEXT為下一位讀地址的二進(jìn)制碼。由圖 8 可以看出， 由于讀時(shí)鐘高于寫(xiě)時(shí)鐘， 讀地址逐漸趕上寫(xiě)地址， 其中由

11、AEMPTY信號(hào)指示讀地址和寫(xiě)地址的接近程度。 當(dāng)這 個(gè)信號(hào)足夠長(zhǎng)而被觸發(fā)器捕捉到時(shí)，真正的空信號(hào)REMPTY有效。4 電路優(yōu)點(diǎn)的分析 由圖 7 可見(jiàn)，該電路最大的瓶頸為二進(jìn)制到格雷碼和比較器的延時(shí)之和。由于這兩個(gè)組合邏輯的延時(shí)都很小，因此該電路的速 度很高。經(jīng)測(cè)試，在 Xilinx 的 FPGA中，時(shí)鐘頻率可達(dá) 140MHz。另外，由于將異步的滿信號(hào)加了一級(jí)鎖存，從而輸出了可靠而 穩(wěn)定的標(biāo)志。5 總結(jié) 在實(shí)際工作中，分別用圖 4、圖 5與圖 7中所示的邏輯實(shí)現(xiàn)了一個(gè) 2568的 FIFO。綜合工具為 SYNPLIFY7.0，由 Foundation Series 3.3i 布局布線后燒入 Xilinx 公司的 WirtexEV10