簡(jiǎn)易計(jì)算器的PLD實(shí)現(xiàn)

1、編編 號(hào)號(hào) 江南大學(xué)太湖學(xué)院 畢畢業(yè)業(yè)設(shè)設(shè)計(jì)計(jì)（論論文文） 題目：題目： 簡(jiǎn)易計(jì)算器的簡(jiǎn)易計(jì)算器的 pld 實(shí)現(xiàn)實(shí)現(xiàn) 機(jī)電 系系 電子信息工程 專(zhuān)專(zhuān)業(yè)業(yè) 學(xué) 號(hào)： 學(xué)生姓名： 指導(dǎo)教師： （職稱(chēng)：講師 ） （職稱(chēng)： ） xxxx 年 x 月 xx 日 xx 大學(xué)大學(xué) xx 學(xué)院本科畢業(yè)設(shè)計(jì)（論文）學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 誠(chéng)誠(chéng) 信信 承承 諾諾 書(shū)書(shū) 本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì)（論文） 簡(jiǎn)易計(jì)算機(jī)的 pld 實(shí)現(xiàn) 是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的成果，除了在畢 業(yè)設(shè)計(jì)（論文）中特別加以標(biāo)注引用、表示致謝的內(nèi)容外，本畢業(yè)設(shè)計(jì) （論文）不包含任何其他個(gè)人、集體已發(fā)表或撰寫(xiě)的成果作品。

2、班 級(jí)： 學(xué) 號(hào)： 作者姓名： 年 月 日 xx 大大學(xué)學(xué) xx 學(xué)學(xué)院院 機(jī)機(jī) 電電系系 電電子子信信息息工工程程 專(zhuān)專(zhuān)業(yè)業(yè) 畢畢 業(yè)業(yè) 設(shè)設(shè) 計(jì)計(jì)論論 文文 任任 務(wù)務(wù) 書(shū)書(shū) 一、題目及專(zhuān)題：一、題目及專(zhuān)題： 、題目 簡(jiǎn)易計(jì)算器的 pld 實(shí)現(xiàn) 、專(zhuān)題 二、課題來(lái)源及選題依據(jù)二、課題來(lái)源及選題依據(jù) 隨著基于 pld 的 eda 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，eda 技術(shù)在 電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技 術(shù)市場(chǎng)和人才市場(chǎng)對(duì) eda 的需求不斷提高，本畢業(yè)設(shè)計(jì)課題就圍繞此中心展 開(kāi)工作。 三、本設(shè)計(jì)（論文或其他）應(yīng)達(dá)到的要求：三、本設(shè)計(jì)（論文或其他）應(yīng)

3、達(dá)到的要求： 1兩個(gè)無(wú)符號(hào)的 8 位二進(jìn)制的相加； 2兩個(gè)無(wú)符號(hào)的 8 位二進(jìn)制的相減（被減數(shù)=減數(shù)） ； 3兩個(gè)無(wú)符號(hào)的 4 位二進(jìn)制的相乘； 四、接受任務(wù)學(xué)生：四、接受任務(wù)學(xué)生： 班班 姓名姓名 五、開(kāi)始及完成日期：五、開(kāi)始及完成日期： 自自 年年 月月 日日 至至 年年 月月 日日 六、設(shè)計(jì)（論文）指導(dǎo)（或顧問(wèn)）：六、設(shè)計(jì)（論文）指導(dǎo)（或顧問(wèn)）： 指導(dǎo)教師指導(dǎo)教師 簽名簽名 簽名簽名 簽名簽名 教教研研室室主主任任 學(xué)科組組長(zhǎng)研究所所長(zhǎng)學(xué)科組組長(zhǎng)研究所所長(zhǎng) 簽名簽名 系主任系主任 簽名簽名 xxxx 年年 xx 月月 xx 日日 摘摘 要要 電子設(shè)計(jì)自動(dòng)化（eda）的實(shí)現(xiàn)是與 cpld/

4、fpga 技術(shù)的迅速發(fā)展息息相關(guān)的。 cpld/fpga 是 80 年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶(hù)可編程的特性。利用 pld/fpga，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專(zhuān)用 ic，實(shí)現(xiàn)系統(tǒng)的集成，并且 具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可像軟件一樣通過(guò)編程來(lái)修改， 極大地提高了電子系統(tǒng)的靈活性和通用能力。 近年來(lái)，電子技術(shù)飛速發(fā)展，數(shù)字電路中 pld（可編程邏輯器件)是目前應(yīng)用最靈活 的器件，而 max + plus（復(fù)陣列矩陣及可編程邏輯用戶(hù)系統(tǒng))是專(zhuān)為開(kāi)發(fā) 74 等系列器 件的軟件中最成熟，功能最全面，適用范圍非常廣泛的軟件之一。本次設(shè)計(jì)主要采用 74 系列器件，

5、在 max + plus中完成電路的設(shè)計(jì)和完善，并在此軟件中進(jìn)行仿真，設(shè)計(jì) 者可以直觀地測(cè)試其邏輯功能及性能指標(biāo)。 關(guān)鍵詞：關(guān)鍵詞：自動(dòng)化；可編程邏輯器件；復(fù)陣列矩陣及可編程邏輯用戶(hù)系統(tǒng) abstract electronic design automation(eda) realization and the fast development of cpld/ fpga technique are vitally related. cpld/fpga arises from the middle and later stage of 80 age, whose feature is havi

6、ng user programmable character. using cpld/fpga, electronic system design engineers can design dedicated ic in the laboratory so that realize systematic integration, and it has static repeatedly programmable and online dynamic rebuilded character, and makes the function of hardware can amend by prog

7、ramming like software, which improves the flexibility and universal ability of electronic system vastly. in recent years, electronic technique has developed fast, in digital circuit pld(programmable logic device) application is the most flexible device now, but max + plus(plural array matrix and pro

8、grammable logic user system)is one of the maturest, the most overall functional software whose suitable range is very widespread. this design mainly uses 74 series of device to complete the design and improvement of circuit in max + plus,and simulates in this software, the designer can test its logi

9、c function and performance index ocularly. key words: automation; programmable logic device; plural array matrix and programmable logic user system 目目 錄錄 1 緒論.1 1.2 pld 的發(fā)展史.1 1.3 pld 的分類(lèi).2 1.4 各類(lèi) pld 的結(jié)構(gòu)及特點(diǎn).2 1.4.1 pal 器件.3 1.4.2gal 器件.3 1.4.3 fpga.3 1.5 pld 設(shè)計(jì)步驟.3 1.5.1 設(shè)計(jì)構(gòu)思.4 1.5.2 選擇器件型號(hào).4 1.5.3

10、 列寫(xiě)源文件.4 1.5.4 對(duì)器件編程.4 1.6 maxplus軟件相關(guān)介紹.4 1.7 本文的目的.5 2 分析與設(shè)計(jì).6 2.1 課題內(nèi)容.6 2.2 總體設(shè)計(jì).6 2.2.1 總體設(shè)計(jì)思路.6 2.2.2 總體設(shè)計(jì)框圖.6 2.3 單元電路設(shè)計(jì).7 2.3.1 輸入部分.7 2.3.2 加/減法器部分.11 2.3.3 乘法器部分.17 2.3.4 顯示輸出部分.18 2.4 整體電路的設(shè)計(jì).18 2.5 vhdl 語(yǔ)言.21 3 結(jié)論與展望.23 3.1 結(jié)論.23 3.2 不足之處及對(duì)未來(lái)的展望.23 致 謝.24 參考文獻(xiàn).25 附 錄.26 1 緒論緒論 當(dāng)今世界，科學(xué)技術(shù)飛

11、速發(fā)展，電子產(chǎn)品日新月異，新的器件不斷涌現(xiàn)。僅就邏輯 器件這一小小的“家族”而言，短短兒十年的時(shí)間就己經(jīng)發(fā)生了翻天覆地的變化，從每 片只有兒十個(gè)組件的小規(guī)模邏輯集成電路發(fā)展到在一塊不到幾個(gè)mm2的芯片上就擁有十 幾萬(wàn)、幾十萬(wàn)甚至更多組件的大規(guī)模和超大規(guī)模集成電路，而且器件的性能始終在飛速 提高，而價(jià)格卻在急劇下降。與此同時(shí)，大批新結(jié)構(gòu)、新工藝、新功能的新型產(chǎn)品也在 不斷投放市場(chǎng)?？删幊踢壿嬈骷╬ld）就是邏輯器件這一“家族”中的一個(gè)別具特色的 新成員。 1.1 pld概論概論 在微處理器及內(nèi)存等方面，已有了超大規(guī)模集成電路（vlsi） ，在邏輯器件方面出現(xiàn) 了專(zhuān)用集成電路 asic 芯片，作

12、為 asic 一個(gè)分支的可編程邏輯器（pld）是近幾年發(fā)展 起來(lái)的一種實(shí)用硬件技術(shù)。它屬于集成電路的一種，具有集成度高、成本低、設(shè)計(jì)靈活 和保密性好等特點(diǎn)，現(xiàn)已廣泛應(yīng)用于計(jì)算機(jī)、通信、信號(hào)處理、工業(yè)控制等方面。 在我國(guó)隨著改革開(kāi)放的步伐加快和經(jīng)濟(jì)建設(shè)的迅速發(fā)展，對(duì)pld器件的需求已越來(lái)越 大。pld幾乎能滿足數(shù)字系統(tǒng)和自動(dòng)控制系統(tǒng)等各方面的要求，小至編碼器，譯碼器，計(jì) 數(shù)器以及寄存器等各種組合電路和時(shí)序電路；大至微處理器系統(tǒng)、存儲(chǔ)控制、圖形圖像 處理系統(tǒng)、總線接口、通信、外圍設(shè)備、工業(yè)控制以及軍用系統(tǒng)等，pld都顯示出良好的 適應(yīng)性。我國(guó)asic的設(shè)計(jì)和生產(chǎn)能力都比較薄弱，而絕大多數(shù)電子產(chǎn)品的

13、密度和速度不 是太高，批量也比較小。因此，廣泛使用pld器件是非常適合提高我國(guó)電子產(chǎn)品性能和競(jìng) 爭(zhēng)能力的主要技術(shù)措施之一，應(yīng)當(dāng)大力普及推廣。 1.2 pld的發(fā)展史的發(fā)展史 歷史上，可編程邏輯器件經(jīng)歷了從prom、p la、p al、g al、e pld、c pld和 fpga等的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn) 和提高。 可編程邏輯器件大致的演變過(guò)程如下: 1.七十年代，熔絲編程的prom和pal器件是最早的可編程邏輯器件。 2.七十年代末，amd公司開(kāi)始推出pal器件。 3.八十年代初，lattice公司發(fā)明可電擦寫(xiě)的、比pal使用更靈活的gal器件。

14、4.八十年代中期，xilinx公司提出現(xiàn)場(chǎng)可編程概念，同時(shí)生產(chǎn)了世界上第一片fpga器 件。同一時(shí)期，altera公司推出epld器件，較gal器件有更多的集成度，可以用紫外線 或電擦除。 5.八十年代末，lattice公司又提出在系統(tǒng)可編程技術(shù)，并且推出了一系列具備在系統(tǒng) 可編程能力的cpld器件。 6.進(jìn)入九十年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期。 1.3 pld 的分類(lèi)的分類(lèi) 可編程邏輯器件種類(lèi)較多，工藝上采用cmos, ttl , ecl技術(shù)，并不斷向更高速、更 高密度、更強(qiáng)功能、更靈活的方向發(fā)展?？删幊踢壿嬈骷ld主要有以下幾種: 可編程只讀存儲(chǔ)器prom (progra

15、mmable read only memory) ； 可編程邏輯數(shù)組pla (programmable logic array)； 可編程數(shù)組邏輯pal (programmable array logic)； 通用數(shù)組邏輯 gal (generic array logic) ； 現(xiàn)場(chǎng)可編程門(mén)陣列fpga(field programmable gate array)； 其它可編程邏輯器件，如可編程邏輯時(shí)序機(jī)pls、可編程多路轉(zhuǎn)接器pmux、可編程 二極管矩陣pdm等。 它們之間的關(guān)系可見(jiàn)圖1.1： 圖1.1 幾種pld的相互關(guān)系 集成度是集成電路的一項(xiàng)重要指標(biāo)，如果從集成度上分類(lèi)，可分為低密度可

16、編程邏 輯器件(ldpld)和高密度可編程邏輯器件(ldpld)。歷史上，gal22vio是簡(jiǎn)單pld和復(fù) 雜pld的分水嶺，一般也按照gal22vio芯片的容量區(qū)分為ldpld和hdpld. cal22vio 的集成度根據(jù)制造商的不同，大致在500門(mén)/750門(mén)之ifb1。如果按照這個(gè)標(biāo)準(zhǔn)，prom, pla, pal, gal器件屬于低密度可編程邏輯器件，而epld, cpld和fpga屬于高密度可編 程邏輯器件， 1.4 各類(lèi)各類(lèi)pld的結(jié)構(gòu)及特點(diǎn)的結(jié)構(gòu)及特點(diǎn) 1.4.1 pal器件器件 pal是一種現(xiàn)場(chǎng)可編程的陣列邏輯器件，其內(nèi)部由“與”陣列和“或”陣列兩部分組 成，“與”陣列的輸出是“

17、或”陣列的輸入信號(hào)，“與”陣列可編程而“或”陣列固定。 pal器件在邏輯設(shè)計(jì)中具有以下優(yōu)點(diǎn): 可編程取代傳統(tǒng)的邏輯器件，減少器件數(shù)目至少四倍，從而節(jié)省空間;加快和簡(jiǎn)化了 原始樣機(jī)設(shè)計(jì)和電路布線過(guò)程，采用ttl,ecl,cmos三種不同工藝制造，滿足不同要求， 利于提高系統(tǒng)速度，具有可編程三態(tài)門(mén);可由prom編程器編程，特殊措施防止非法復(fù)制， 即加密pal器件，將保密熔絲燒斷后，不能讀出內(nèi)部陣列碼點(diǎn)。 可是pal器件的輸出方式是由器件類(lèi)別決定的，不可以編程組態(tài)，并且只有cmos工 藝的pal器件才可采用紫外線或電擦除。 1.4.2gal器件器件 gal器件是在pal基礎(chǔ)上發(fā)展起來(lái)的，其結(jié)構(gòu)仍是可

18、編程的“與”陣列驅(qū)動(dòng)固定的 “或”陣列，只是所有g(shù)al器件的輸出端都有輸出邏輯宏單元olmc (output logic macro cell)的結(jié)構(gòu)，正是這個(gè)結(jié)構(gòu)決定了gal器件可重組態(tài)的功能。 gal器件繼承了pal可編程的特點(diǎn)，同時(shí)還具有自己獨(dú)特的優(yōu)點(diǎn):gal器件采用高速 電可擦除cmos工藝制造，可最大程度地提供可測(cè)試功能以及生產(chǎn)工藝質(zhì)量，它的隨時(shí)可 擦除性最適合樣機(jī)的研制和錯(cuò)誤的修改;gal器件的cmos低功耗使系統(tǒng)的溫度低、高性 能持久，并使得電路設(shè)計(jì)可以有較高的功能集成度，從而芯片數(shù)、印制板尺寸大大減小， gal器件速度不低于除ecl電路之外的任何工藝生產(chǎn)的器件速度，gal器件的

19、輸出邏輯 宏單元olmc利于用戶(hù)按需要對(duì)輸出組態(tài)以實(shí)現(xiàn)所要求的功能和結(jié)構(gòu)，gal器件具有保密 性。 其缺點(diǎn)是:集成度不高(含200-300個(gè)門(mén)),1/0管腳數(shù)少。 1.4.3 fpga fpga是門(mén)陣列技術(shù)和可編程邏輯器件技術(shù)發(fā)展的結(jié)果，目前有xilinx, altera, actel、sign.tics四大公司的產(chǎn)品，他們分別采用不同的體系結(jié)構(gòu)、工藝技術(shù)和編程方法， 其中xilinx公司的可編程邏輯單元陣列l(wèi)ca (logic cell array)是目前fpga市場(chǎng)上的主流產(chǎn) 品。 fpga的結(jié)構(gòu)類(lèi)似于通常的門(mén)陣列結(jié)構(gòu)，其中心部分是由可編程的邏輯單元塊 clb(configurable l

20、ogic blocks)組成的矩陣區(qū)，芯片四周為可編程輸入輸出塊iob (input / out-put blocks)，在clb行列之間以及clb和lob之間為可編程的互連資源icr (interconnect resource)。 1.5 pld設(shè)計(jì)步驟設(shè)計(jì)步驟 pld就其設(shè)計(jì)方法而言，借助于高級(jí)設(shè)計(jì)語(yǔ)言，比中小規(guī)模的邏輯電路設(shè)計(jì)要簡(jiǎn)單靈 活得多。設(shè)計(jì)的產(chǎn)品結(jié)構(gòu)緊湊、體積小、可靠性高，所以，pld是研制新產(chǎn)品和改造舊設(shè) 備的最佳選擇器件。 1.5.1 設(shè)計(jì)構(gòu)思設(shè)計(jì)構(gòu)思 將所要設(shè)計(jì)的邏輯問(wèn)題變換成設(shè)計(jì)文木。邏輯描述可采用真值表。邏輯方程以及狀 態(tài)圖等形式。只要用其中的一種方式表示就可以了，不

21、必全部列出，用哪種方式簡(jiǎn)單就 用哪種。所得到的邏輯函數(shù)不必化簡(jiǎn)，留給計(jì)算機(jī)去完成。這一步的關(guān)鍵就是要求正確 地表示出邏輯函數(shù)的輸出與輸入的邏輯關(guān)系。 1.5.2 選擇器件型號(hào)選擇器件型號(hào) 根據(jù)設(shè)計(jì)文本的要求選擇合適的器件型號(hào)，主要注意器件輸出端和輸入端的個(gè)數(shù)以 及輸出端的性質(zhì)（組合輸出還是寄存器輸出以及輸出極性等)是否滿足要求。 1.5.3 列寫(xiě)源文件列寫(xiě)源文件 將設(shè)計(jì)文本按照所應(yīng)用的設(shè)計(jì)語(yǔ)言的語(yǔ)句和格式寫(xiě)成源文件，上機(jī)進(jìn)行化簡(jiǎn)，仿真 與測(cè)試。在這里可以反復(fù)修改源文件，直到滿意為止。必要時(shí)還可以更改器件型號(hào)。 1.5.4 對(duì)器件編程對(duì)器件編程 將計(jì)算機(jī)生成的編程檔下載到編程器對(duì)器件編程。在這時(shí)

22、所選擇的器件，是你最乏 設(shè)計(jì)器件，除了與源文件所要求的型號(hào)相同外，還要考慮到其它技術(shù)條件是否滿足要求。 比如轉(zhuǎn)換速度，功率損耗，溫度以及電氣特性等?？梢圆殚喥骷謨?cè)，選擇所要求的不 同檔次的器件。 以上設(shè)計(jì)步驟，并不是不可改變的。當(dāng)設(shè)計(jì)水平提高后，可以融會(huì)貫通。在設(shè)計(jì)構(gòu) 思時(shí)可以直接用設(shè)計(jì)語(yǔ)言的語(yǔ)句和格式，寫(xiě)成源文件。將減少好多重復(fù)性工作。1 1.6 maxplus軟件相關(guān)介紹軟件相關(guān)介紹 傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)設(shè)計(jì)一般采用從局部到整體 的方式，由一些功能單一的器件加 上一定的外圍電路構(gòu)成模塊，再由這些模塊進(jìn)一步形成各種功能電路?；酒骷歉鞣N 標(biāo)準(zhǔn)芯片，如 74 系列 ttl) 1000/200

23、0 系列(com s)芯片，實(shí)驗(yàn)時(shí)只能根據(jù)需要從中選擇 最合適的，再按照事先設(shè)計(jì)好的電路搭成，不但實(shí)驗(yàn)成本高，靈活性也很小，復(fù)雜的電 路設(shè)計(jì)就更困難了。 近年來(lái)，電子技術(shù)飛速發(fā)展，新的電子器件也層出不窮，數(shù)字電路中 pld 可編程序 邏輯部件)是目前應(yīng)用最靈活的器件，而 max + plus復(fù)陣列矩陣及可編程邏輯用戶(hù)系 統(tǒng))是專(zhuān)為開(kāi)發(fā)這一系列器件的軟件中最成熟，功能最全面，適用范圍非常廣泛的軟件之 一，是廣大數(shù)字系統(tǒng)設(shè)計(jì)工程師得力的開(kāi)發(fā)工具。 max + plus是美國(guó) alte。公司研制的一種軟件開(kāi)發(fā)系統(tǒng)，它為用戶(hù)開(kāi)發(fā)、使用該 公司生產(chǎn)的 cpld 器件提供一個(gè)基于計(jì)算機(jī)的軟件開(kāi)發(fā)與操作平臺(tái)

24、。 max + plus由邏輯設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)、下載編程四大部分組成。其 主要功能與特點(diǎn)為: (1)設(shè)計(jì)輸入、處理、編譯、校驗(yàn)、仿真、下載全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境中，易學(xué) 易用。 (2)設(shè)計(jì)環(huán)境與芯片或結(jié)構(gòu)無(wú)關(guān)，簡(jiǎn)化了開(kāi)發(fā)、設(shè)計(jì)過(guò)程。 (3)有豐富的模塊化設(shè)計(jì)工具和器件庫(kù)。 (4)支持硬件描述語(yǔ)言(ahdl, vhdl 等)。 (5)提供 megaco 系統(tǒng)級(jí)功能。 (6)具有內(nèi)核開(kāi)放功能，允許用戶(hù)添加宏函數(shù)。 用軟件 max + plus設(shè)計(jì)電路的一般過(guò)程如圖 1.2： 圖 1.2 max + plus設(shè)計(jì)電路的流程圖 次化設(shè)計(jì)是指對(duì)于一個(gè)系統(tǒng)設(shè)計(jì)任務(wù)，將任務(wù)層層分解，在各個(gè)層次

25、上分別設(shè)計(jì)的 方法。在 max + plus中，可利用層次化方法來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)自頂向下的設(shè)計(jì)。一般 在電路的具體實(shí)現(xiàn)時(shí)，先組建低層設(shè)計(jì)，再進(jìn)行頂層設(shè)計(jì)。 使用 max + plus進(jìn)行設(shè)計(jì)一般包括設(shè)計(jì)輸入、項(xiàng)目編譯處理、分配 i,b 管腳、項(xiàng) 目波形仿真、定時(shí)分析和程序下載六個(gè)階段。2 1.7 本文的目的本文的目的 本論文主要討論的是可編程邏輯器件的設(shè)計(jì)，在總結(jié)了前人的工作的基礎(chǔ)之上，本 文工作主要有如下幾個(gè)方面: 第一，在查閱了大量有關(guān)的中英文文獻(xiàn)并深刻理解有關(guān)內(nèi)容的基礎(chǔ)之上，對(duì)pld設(shè)計(jì) 有了一個(gè)全面深刻的認(rèn)識(shí)，能夠獨(dú)立完成簡(jiǎn)單的數(shù)字系統(tǒng)設(shè)計(jì)，對(duì)于eda技術(shù)有了相關(guān) 的了解，以此為后繼的工

26、作打下了牢固的基礎(chǔ)。 第二，完成課題簡(jiǎn)易計(jì)算器的 pld 實(shí)現(xiàn)，完成邏輯電路的設(shè)計(jì)，詳細(xì)介紹各部 分單元電路的作用，介紹整體電路的設(shè)計(jì)。 第三，使用 maxplus軟件實(shí)現(xiàn)電路的仿真，實(shí)現(xiàn)相關(guān)的波形，從而可以驗(yàn)證設(shè) 計(jì)的正確性與否。 2 分析與設(shè)計(jì)分析與設(shè)計(jì) 2.1 課題內(nèi)容課題內(nèi)容 簡(jiǎn)易計(jì)算器的pld實(shí)現(xiàn) 設(shè)計(jì)要求： 1兩個(gè)無(wú)符號(hào)的8位二進(jìn)制的相加。 2兩個(gè)無(wú)符號(hào)的8位二進(jìn)制的相減（被減的=減的）。 3兩個(gè)無(wú)符號(hào)的4位二進(jìn)制的相乘。 2.2 總體設(shè)計(jì)總體設(shè)計(jì) 2.2.1 總體設(shè)計(jì)思路總體設(shè)計(jì)思路 對(duì)于計(jì)算器的實(shí)現(xiàn)可以考慮分成如下三個(gè)主要部分： 1.輸入存儲(chǔ)部分 該部分用于存儲(chǔ)數(shù)據(jù)以便于下一步

27、的運(yùn)行，考慮使用寄存器。 2計(jì)算部分 設(shè)計(jì)的核心部分。 兩個(gè)數(shù)字之間的運(yùn)算無(wú)論是加、減、乘，目前在數(shù)字計(jì)算機(jī)中 都是化做若干步加法運(yùn)算進(jìn)行的。因此，該部分主要依靠使用加法器實(shí)現(xiàn)各個(gè)部分的運(yùn) 算。至于具體如何實(shí)現(xiàn)，下一節(jié)會(huì)做具體介紹。 3輸出顯示部分 輸出顯示部分用發(fā)光二級(jí)管來(lái)實(shí)現(xiàn)指示二進(jìn)制的高低電平 2.2.2 總體設(shè)計(jì)框圖總體設(shè)計(jì)框圖 設(shè)計(jì)總框圖如圖 2.1 所示 圖 2.1 簡(jiǎn)易計(jì)算器設(shè)計(jì)總框圖 2.3 單元電路設(shè)計(jì)單元電路設(shè)計(jì) 2.3.1 輸入部分輸入部分 輸入部分的關(guān)鍵即是寄存器的選擇。8 位無(wú)符號(hào)的加、減法和 4 位無(wú)符號(hào)的乘、除法 的實(shí)現(xiàn)需要寄存器。寄存器是一種用于暫存數(shù)據(jù)和運(yùn)算結(jié)

28、果的一種時(shí)序電路，它是計(jì)算 機(jī)系統(tǒng)或其它數(shù)字系統(tǒng)中除計(jì)數(shù)器之外使用最多的時(shí)序邏輯電路，其分為并入/并出寄存 器、串入/串出、串入并出、并入串出等多種寄存器，也有一些寄存器包含了上面的幾種 寄存器的功能。寄存器是由若干個(gè)正沿 d 觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí) 序邏輯電路。它具有接收數(shù)據(jù)、存放數(shù)據(jù)或傳送數(shù)據(jù)的功能。這里采用 8 位移位寄存器 74ls198 和 4 位移位寄存器 74ls194。因?yàn)榇瞬糠种恍枰拇婀δ?，故其產(chǎn)生移位作用的 引腳不接或者直接接地即可。這樣 74ls198 和 74ls194 就只有寄存的功能了。因?yàn)?74ls198 和 74ls194 具有保持功能，當(dāng)輸

29、入數(shù)據(jù)時(shí)，同時(shí)會(huì)給其脈沖，這樣數(shù)據(jù)就進(jìn)入 了芯片。當(dāng)輸入結(jié)束時(shí)，脈沖也同時(shí)消失，這樣數(shù)據(jù)就保持在了芯片中，形成了寄存作 用。 圖 2.2 74194 引腳圖 圖 2.3 74198 引腳圖 74ls194: 74ls194 引腳圖如圖 2.2，它是具有左移、右移、清零、數(shù)據(jù)并入、并出、 串入、串出等多種功能的 4 位雙向移位寄存器,a、b、c、d 為并行輸入端， qa、qb、qc、qd為并行輸出端，slsi 為左移串行輸入端，srsi 為右移串行輸入端， 、為操作模式控制端，clrn 為直接無(wú)條件清零端，clk 為時(shí)鐘脈沖輸入端，、 1 s 0 s 1 s 和 clrn 端的控制作用如表 2-

30、1。 0 s 表 2-1 74ls194 的控制端作用表 輸入 輸出 clrclk 1 s 0 s l s r s 1n a q 1n b q 1n c q 1n d q 功能說(shuō)明 0 1 1 1 1 1 1 01 01 10 10 1 1 0 0 0 1 0 1 0 0 1 n b q n b q a n a q 0 n a q n a q n c q n c q b n b q 0 n b q n b q n d q n d q c n c q 0 n c q n c q 0 1 d n d q 異步清 0 右移 右移 左移 左移 并行輸入 保持 74ls198：74ls198 引腳圖如圖

31、2.3，它是具有左移、右移、清零、數(shù)據(jù)并入、并出、 串入、串出等多種功能的 4 位雙向移位寄存器,a、b、c、d、e、f、g、h 為并行輸入端， qa、qb、qc、qd、qe、qf、qg、qh為并行輸出端，slsi 為左移串行輸入端，srsi 為右 移串行輸入端，、為操作模式控制端，clrn 為直接無(wú)條件清零端，clk 為時(shí)鐘脈 1 s 0 s 沖輸入端，、和 clrn 端的控制作用如上表 2-1。 1 s 0 s 以下是本次設(shè)計(jì)的輸入儲(chǔ)存部分電路圖（圖 2.4）以及仿真圖（圖 2.5、圖 2.6）： 圖 2.4 存儲(chǔ)部分電路圖 仿真：在 a 端和 b 端分別輸入 00010010 和 001

32、10101 或者在 c 端和 d 端分別輸入 0011 和 1010。 圖 2.5 存儲(chǔ)部分 4 位寄存器仿真圖 通過(guò)仿真可以得出：a、b 端輸入分別為 00010010 和 00110101，輸出分別為 00010010 和 00110101。 圖 2.6 存儲(chǔ)部分 8 位寄存器仿真圖 通過(guò)仿真可已得出：c、d 端輸入分別為 0011 和 1010，輸出分別為 0011 和 1010。 2.3.2 加加/減法器部分減法器部分 加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元，是數(shù)字計(jì)算機(jī)的重要邏輯部件。 1.半加器 半加器是一種能對(duì)兩個(gè)1位二進(jìn)制數(shù)（不考慮來(lái)自低位的進(jìn)位）進(jìn)行相加運(yùn)算而求得 “和”及向相鄰高

33、位“進(jìn)位”的邏輯電路。 根據(jù)半加器的邏輯功能，其真值表如表2-2： 表2-2 半加器真值表 輸入輸出 a bs co 0 00 0 0 11 0 1 01 0 1 10 1 a、b為兩個(gè)加數(shù)，s為相加的和，co為向相鄰高位的進(jìn)位。由真值表，可以得到公 式2.1： babas （2.1）abco 若采用異或門(mén)和與門(mén)實(shí)現(xiàn)， 則半加器的邏輯圖如圖2.7所示： 圖 2.7 半加器邏輯圖 若采用與非門(mén)實(shí)現(xiàn)，且輸入無(wú)反變量，則邏輯圖為圖2.8： 圖 2.8 半加器邏輯圖 半加器的符號(hào)如圖 2.9： 圖 2.9 半加器符號(hào) 2.全加器 全加器是一種能對(duì)兩個(gè)一位二進(jìn)制數(shù)相加且考慮來(lái)自低位的進(jìn)位位（相當(dāng)于三個(gè)數(shù)

34、 相加），求出“和”及向相鄰高位“進(jìn)位”的邏輯電路。 根據(jù)全加器的邏輯功能，其真值表如表2-3： 表2-3 全加器真值表 輸 入輸 出 ci a bs co 0 0 00 0 0 0 11 0 0 1 01 0 0 1 10 1 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1 a、b為兩個(gè)加數(shù)，ci為來(lái)自低位進(jìn)位， s為相加的和，co為向相鄰高位的進(jìn)位。由 真值表得表2-4和公式2.2： 表2-4 卡諾圖 ciabbciacibacibas (2.2)ciabcibaco 3. 串行進(jìn)位加法器（行波進(jìn)位加法器） 兩個(gè)多位數(shù)相加，除最低位外，每一位都必須使用全加器。若將低

35、位全加器的進(jìn)位 輸出端co接到高位全加器的進(jìn)位輸入端ci，則可以構(gòu)成多位串行進(jìn)位加法器。 圖2.10是一個(gè)4位串行加法器： 圖 2.10 4 位串行加法器 串行加法器的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單，缺點(diǎn)是運(yùn)算速度慢。如上例，在最不利情況下， 做一次加法運(yùn)算需4個(gè)全加器的傳輸延遲時(shí)間。這種加法器只用于對(duì)運(yùn)算速度要求不高的 場(chǎng)合。 下圖 2.11 在本次設(shè)計(jì)里采用的加法器為 74ls283 圖 2.11 74283 引腳圖 74ls283:74ls283 引腳圖如圖 2.10，是 4 位二進(jìn)制加法器,cin 是進(jìn)位輸入端，a1、 a2、 a3、a4為被加數(shù)輸入端， b1、b2、b3、b4為加數(shù)輸入端， su

36、m1、sum2、sum3、sum4 為輸出端，cout 為進(jìn)位輸出端。 表2-5 為74ls283 功能表： 表 2-5 74283 功能表 輸 入輸 出 abco c1 lllll llhhl lhlhl lhhlh hllhl hlhlh hhllh hhhhh 要實(shí)現(xiàn)八位無(wú)符號(hào)的加法的話，只需將兩片 74ls283 相連就可以了。兩個(gè)二進(jìn)制數(shù) 的相減，即是加法減數(shù)的補(bǔ)碼，而補(bǔ)碼等于反碼加“1”，由此可以使用加法、減法兩種 功能。 首先要實(shí)現(xiàn)反碼求法：當(dāng)輸入為“0”時(shí)，取原碼；輸入為“1”時(shí)，取反碼，于是 可以用異或門(mén)來(lái)實(shí)現(xiàn)。 同時(shí)當(dāng)輸入為“1”時(shí)，ci=1,從而實(shí)現(xiàn)反碼加“1”等于補(bǔ)碼邏

37、輯。 其電路圖如圖 2.12： 圖 2.12 加/減法器電路圖 以下是本次設(shè)計(jì)的加法運(yùn)算電路圖（圖 2.13）以及仿真圖（圖 2.14）： 圖 2.13 加法運(yùn)算電路圖 m=0 時(shí)為加法，仿真：00001010+00001011=000010101。 圖 2.14 加法電路仿真圖 以下是本次設(shè)計(jì)的減法運(yùn)算電路圖（圖 2.15）以及仿真圖（圖 2.16）： 圖 2.15 減法電路電路圖 m=1 時(shí)是減法，仿真：0000101100000101=00000110。 圖 2.16 減法電路仿真圖 2.3.3 乘法器部分乘法器部分 在計(jì)算機(jī)中，根據(jù)公式 2.3 可以將乘法運(yùn)算分解為加法運(yùn)算來(lái)實(shí)現(xiàn)，例如

38、輸入信號(hào) a=a3a2a1a0,b=b3b2b1b0,a、b 都是 4 位二進(jìn)制數(shù)，m 是輸出的乘積信號(hào)。 m=ab ab=b0a20+b1a21+b2a22+b3a23=m (2.3) 上述運(yùn)算過(guò)程中，a2i可用 a 的左移 i 位來(lái)實(shí)現(xiàn)因此，乘法運(yùn)算就轉(zhuǎn)變?yōu)楸怀藬?shù) a 左移及部分乘積求和的運(yùn)算過(guò)程。于是我選用的 4 位二進(jìn)制乘法器是由 4 個(gè) 4 位 2 進(jìn)制 加法器組成，這里的加法器我選擇 74ls283，乘法器的電路圖如圖 2.17： 圖 2.17 乘法器電路圖 在告訴 4 位乘法器中，器件 74ls283 在加/減法器部分已經(jīng)詳細(xì)介紹，根據(jù)上述乘法 運(yùn)算公式可得乘法運(yùn)算的電路圖如圖

39、2.18： 圖 2.18 乘法運(yùn)算電路圖 仿真圖如圖 2.19：10111101=10001111。 圖 2.19 乘法運(yùn)算仿真圖 2.3.4 顯示輸出部分顯示輸出部分 顯示部分選用 led 發(fā)光二極管，y1 、y2 、y 3 、y4 、y 5、 y 6 、y 7 、y 8、 y 9 從低位到高位表示輸出結(jié)果，亮為高電平表示 1，不亮?xí)r為低電平表示 0。 2.4 整體電路的設(shè)計(jì)整體電路的設(shè)計(jì) 整體電路的設(shè)計(jì)就是將上面各個(gè)部分的單元電路進(jìn)行相連，注意各個(gè)高低電平之間 的相連。對(duì)計(jì)算器的輸入輸出端口進(jìn)行設(shè)計(jì)，輸入位分別選用 8 位寄存器和 4 位寄存器， 輸出端口 y1 y 9按從低位到高位以發(fā)光

40、二級(jí)管顯示結(jié)果，二極管亮為高電平表示 1，不 亮為低電平表示 0。 在設(shè)計(jì)時(shí)不能急于求成，應(yīng)該將其劃分為各個(gè)單元電路進(jìn)行設(shè)計(jì)然后將設(shè)計(jì)出的單 元電路進(jìn)行相連。首先進(jìn)行加減法的設(shè)計(jì)，因?yàn)榧訙p法是最基本的計(jì)算，而且加減法操 作的顯示過(guò)程也具有典型的代表意義，乘法只是內(nèi)部的計(jì)算過(guò)程不同，在顯示上和加減 法是一致的。 當(dāng)數(shù)據(jù)輸入時(shí)通過(guò)高低電平判斷運(yùn)算是加、減法還是乘、法，m2=1 且 m1=o 時(shí)電路 進(jìn)行加法運(yùn)算，m2=1 且 m1=1 時(shí)電路進(jìn)行減法運(yùn)算，m2=0 時(shí)電路進(jìn)行乘法運(yùn)算，最后譯 碼顯示結(jié)果。 電路圖見(jiàn)下圖 2.20： 圖 2.20 簡(jiǎn)易計(jì)算機(jī)總電路圖 為了驗(yàn)證總電路圖的正確性，對(duì)總電

41、路圖的各種運(yùn)算進(jìn)行仿真： m2=1 且 m1=o=加法：00000101+00001001=00001110，如圖 2.21： 圖 2.21 加法運(yùn)算仿真圖 m2=1 且 m1=1=減法：00001001-00000011=00000110，如圖 2.22： 圖 2.22 減法運(yùn)算仿真圖 m2=0=乘法：1011 1101=10001111，如圖 2.23： 圖 2.23 乘法運(yùn)算仿真圖 2.5 vhdl 語(yǔ)言語(yǔ)言 use ieee.std_logic_1164.all; entity shifter is port(data:in std_logic_vector(7 downto 0);

42、clk:in std_logic; shift_left:in std_logic; shift_right:in std_logic; reset:in std_logic; mode:in std_logic_vector(1 downto 0); qout:buffer std_logic_vector(7 downto 0); end shifter; architecture art of shifter is begin process begin wait until(rising_edge(clk); if(reset=1)then qoutqoutqoutqoutnull; end case; end if; end process; end art; 移位寄存器仿真圖如圖 2.24: 圖