集成電路原理與應(yīng)用課程設(shè)計(jì)——觸發(fā)器設(shè)計(jì)

1、等級(jí):湖南工程學(xué)院課 程 設(shè) 計(jì)課程名稱(chēng) 集成電路原理與應(yīng)用 課題名稱(chēng) 觸發(fā)器設(shè)計(jì) 專(zhuān) 業(yè) 電子科學(xué)與技術(shù) 班 級(jí) 1102 學(xué) 號(hào) 2011010402 姓 名 德 指導(dǎo)教師 孫靜 2014 年 12 月 29 日湖南工程學(xué)院課 程 設(shè) 計(jì) 任 務(wù) 書(shū)課程名稱(chēng) 集成電路原理與應(yīng)用 課 題 觸發(fā)器設(shè)計(jì) 專(zhuān)業(yè)班級(jí) 電子科學(xué)與技術(shù)1102 學(xué)生姓名 德 學(xué) 號(hào) 指導(dǎo)老師 孫靜 審 批 任務(wù)書(shū)下達(dá)日期 2014 年 12 月 22 日任務(wù)完成日期 2015 年 01 月 02 日設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求設(shè)計(jì)內(nèi)容：設(shè)計(jì)一個(gè)D觸發(fā)器，要求如下：(1)采用傳輸門(mén)邏輯；(2)利用Cadence軟件對(duì)電路進(jìn)行仿真；

2、(3)進(jìn)行版圖設(shè)計(jì)，并進(jìn)行DRC和LVS驗(yàn)證。設(shè)計(jì)要求：1. 思路清晰，給出整體設(shè)計(jì)框圖和總電路圖以及程序清單；2. 單元電路設(shè)計(jì)，給出具體設(shè)計(jì)思路和電路；3. 整理仿真數(shù)據(jù)與曲線圖表，提交版圖設(shè)計(jì)，寫(xiě)出設(shè)計(jì)報(bào)告。主 要 設(shè) 計(jì) 條 件1. 提供電路仿真實(shí)驗(yàn)室；2. 提供電路仿真軟件；3. 所用設(shè)備及元件需在設(shè)計(jì)后歸還。說(shuō) 明 書(shū) 格 式1. 封面；2. 任務(wù)書(shū)；3. 說(shuō)明書(shū)目錄；4. 設(shè)計(jì)總體思路，基本原理和框圖（總電路圖）；5. 單元電路設(shè)計(jì)，程序設(shè)計(jì)；6. 調(diào)試步驟；7. 故障分析與電路改進(jìn)；8. 總結(jié)與體會(huì)；9. 參考文獻(xiàn)；10. 課程設(shè)計(jì)成績(jī)?cè)u(píng)分表。進(jìn) 度 安 排第一周 星期一：課題

3、內(nèi)容介紹和查找資料；星期二：電路設(shè)計(jì)；星期三：電路仿真，修改方案；星期四：調(diào)試電路；星期五:：確定程序流程圖，編寫(xiě)程序；第二周 星期一二：編寫(xiě)調(diào)試程序；星期三：驗(yàn)收設(shè)計(jì)；星期四五：寫(xiě)設(shè)計(jì)報(bào)告，打印相關(guān)圖紙；星期五下午：帶報(bào)告書(shū)進(jìn)行答辯；整理實(shí)驗(yàn)室及其它事情參 考 文 獻(xiàn)1. 集成電路設(shè)計(jì)，清華大學(xué)出版社，葉以正、來(lái)逢昌編2. 模擬CMOS集成電路設(shè)計(jì)第五版，西安交通大學(xué)出版社，畢查德拉扎維，陳貴燦（譯）3. 模擬電路的計(jì)算機(jī)分析與設(shè)計(jì)-Pspice程序應(yīng)用，清華大學(xué)出版社，高文煥、汪蕙編4. Spice通用電路模擬程序用戶指南，清華大學(xué)出版社， Vladimirescu A著，田淑清譯5. 集

4、成電路版圖設(shè)計(jì)，清華大學(xué)出版社，Christopher Saint編目 錄一、 設(shè)計(jì)原理11.1 觸發(fā)器的特點(diǎn)與分類(lèi)11.2 D觸發(fā)器原理11.3 軟件介紹2二、 D觸發(fā)器的設(shè)計(jì)22.1 D觸發(fā)器電路圖設(shè)計(jì)22.1.1 反相器電路設(shè)計(jì)32.1.2 傳輸門(mén)電路設(shè)計(jì)32.1.3 D觸發(fā)器電路圖42.1.4 D觸發(fā)器電路仿真42.2 D觸發(fā)器版圖的設(shè)計(jì)52.2.1 版圖設(shè)計(jì)基本知識(shí)52.2.2 版圖設(shè)計(jì)步驟62.2.3 版圖的驗(yàn)證62.2.4 D觸發(fā)器版圖7三、 總結(jié)體會(huì)8四、 參考文獻(xiàn)9一、 設(shè)計(jì)原理本設(shè)計(jì)是采用傳輸門(mén)邏輯設(shè)計(jì)一個(gè)D觸發(fā)器，并利用Cadence軟件對(duì)電路進(jìn)行仿真；進(jìn)行版圖設(shè)計(jì)，并進(jìn)

5、行DRC和LVS驗(yàn)證。1.1 觸發(fā)器的特點(diǎn)與分類(lèi)觸發(fā)器是能夠存儲(chǔ)一位二進(jìn)制信息的基本單元。 觸發(fā)器特點(diǎn)有如下兩個(gè)： 1.有兩個(gè)能夠保持的穩(wěn)定狀態(tài)，分別用來(lái)表示邏輯0和邏輯1。 2.在適當(dāng)輸入信號(hào)作用下，可從一種狀態(tài)翻轉(zhuǎn)到另一種狀態(tài)，在輸入信號(hào)取消后，能將獲得的新?tīng)顟B(tài)保存下來(lái)。把觸發(fā)器按觸發(fā)方式分，可分為電位觸發(fā)方式、主從觸發(fā)方式及邊沿觸發(fā)方式。按邏輯功能分，可分為R-S觸發(fā)器、D觸發(fā)器、J-K觸發(fā)器和T觸發(fā)器。 1.2 D觸發(fā)器原理 鎖存器是一種基本的記憶器件，它能夠儲(chǔ)存一位元的數(shù)據(jù)。由于它是一種時(shí)序性的電路，所存器是一種基本的記憶器件，它能夠儲(chǔ)存一位元的數(shù)據(jù)。由于它是一種時(shí)序性的電路所以觸發(fā)

6、器不同于鎖存器它是一種時(shí)鐘控制的記憶器件。觸發(fā)器具有一個(gè)控制輸入訊號(hào) (CLOCK)。CLOCK訊號(hào)使觸發(fā)器只在特定時(shí)刻才按輸入訊號(hào)改變輸出狀態(tài)。若觸發(fā)器只在時(shí)鐘CLOCK由L到H (H到L) 的轉(zhuǎn)換時(shí)刻才接收輸入則稱(chēng)這種觸發(fā)器是上升沿 (下降沿) 觸發(fā)的。 D觸發(fā)器可用來(lái)儲(chǔ)存一位的數(shù)據(jù)。通過(guò)將若干個(gè)觸發(fā)器連接在一起可儲(chǔ)存多位元的數(shù)據(jù)它們可用來(lái)表示時(shí)序器的狀態(tài)、計(jì)數(shù)器的值、電腦記憶體中的ASCII碼或其他資料。 D觸發(fā)器是最常用的觸發(fā)器之一。對(duì)于上升沿觸發(fā)D觸發(fā)器來(lái)說(shuō)，其輸出Q只在CLOCK由L到H的轉(zhuǎn)換時(shí)刻才會(huì)跟隨輸入D的狀態(tài)而變化，其他時(shí)候Q則維持不變。 下圖顯示了D觸發(fā)器的時(shí)序圖及狀態(tài)轉(zhuǎn)

7、換圖、真值表。 圖1 D觸發(fā)器的時(shí)序圖及狀態(tài)轉(zhuǎn)換圖圖2 D觸發(fā)器真值表1.3 軟件介紹Cadence 是一個(gè)大型的EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面。包括ASIC 設(shè)計(jì)、FPGA 設(shè)計(jì)和PCB 板設(shè)計(jì)。Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢(shì)。Cadence 包含的工具較多幾乎包括了EDA 設(shè)計(jì)的方方面面。二、 D觸發(fā)器的設(shè)計(jì)2.1 D觸發(fā)器電路圖設(shè)計(jì)2.1.1 反相器電路設(shè)計(jì) 反相器的原理如下：兩個(gè)MOS管的開(kāi)啟電壓VGS(th)P<0，VGS(th)N >0。通常為了保證正常工作，要求VDD>|VGS(th)P|+V

8、 GS(th)N。若輸入vI為低電平(如0V)。則負(fù)載管導(dǎo)通，輸入管截止。輸出電壓接近VDD。若輸入vI為高電平(如VDD)。則輸入管導(dǎo)通，負(fù)載管截止，輸出電壓接近0V。 綜上所述，當(dāng)vI為低電平時(shí)vo為高電平，vI為高電平時(shí)vo為低電平，電路實(shí)現(xiàn)了非邏輯運(yùn)算，是非門(mén)反相器。 2.1.2 傳輸門(mén)電路設(shè)計(jì) 傳輸門(mén)的原理: TP和TN是結(jié)構(gòu)對(duì)稱(chēng)的器件，它們的漏極和源極是可互換的。設(shè)它們的開(kāi)啟電壓|VT|=2V，且輸入模擬信號(hào)的變化范圍為-5V到+5V。為使襯底與漏源極之間的PN結(jié)任何時(shí)刻都不致正偏。故TP的襯底接+5V電壓而TN的襯底接-5V電壓。兩管的柵極由互補(bǔ)的信號(hào)電壓+5V和-5V來(lái)控制。分

9、別用C和!C表示。傳輸門(mén)的工作情況如下：當(dāng)C端接低電壓-5V時(shí)TN的柵壓即為-5V，vI取-5V到+5V范圍內(nèi)的任意值時(shí)，TN均不導(dǎo)通。同時(shí)、TP的柵壓為+5V，TP亦不導(dǎo)通?？梢?jiàn)當(dāng)C端接低電壓時(shí)，開(kāi)關(guān)是斷開(kāi)的。為使開(kāi)關(guān)接通可將C端接高電壓+5V。此時(shí)TN的柵壓為+5V，vI在-5V到+3V的范圍內(nèi)，TN導(dǎo)通。同時(shí)TP的棚壓為-5V，vI在-3V到+5V的范圍內(nèi)TP將導(dǎo)通。由上分析可知：當(dāng)vI<-3V時(shí)，僅有TN導(dǎo)通，而當(dāng)vI>+3V時(shí)，僅有TP導(dǎo)通當(dāng)vI在-3V到+3V的范圍內(nèi)，TN和TP兩管均導(dǎo)通。進(jìn)一步分析還可看到，一管導(dǎo)通的程度愈深，另一管的導(dǎo)通程度則相應(yīng)地減小。換句話說(shuō)，

10、當(dāng)一管的導(dǎo)通電阻減小，則另一管的導(dǎo)通電阻就增加。由于兩管系并聯(lián)運(yùn)行，可近似地認(rèn)為開(kāi)關(guān)的導(dǎo)通電阻近似為一常數(shù)。這是CMOS傳輸出門(mén)的優(yōu)點(diǎn)。在正常工作時(shí)，模擬開(kāi)關(guān)的導(dǎo)通電阻值約為數(shù)百歐。當(dāng)它與輸入阻抗為兆歐級(jí)的運(yùn)放串接時(shí)，可以忽略不計(jì)。 2.1.3 D觸發(fā)器電路圖 下圖是由一個(gè)CMOS反相器和三個(gè)與非門(mén)組成的D觸發(fā)器的電路圖。電路由11個(gè)MOS晶體管構(gòu)成，分為四級(jí)。當(dāng)時(shí)鐘信號(hào)CLK為低電平時(shí)，第一級(jí)作為一個(gè)開(kāi)啟的鎖存器接收輸入信號(hào)，而第二級(jí)的輸出節(jié)點(diǎn)被預(yù)充電。在此期間，第三級(jí)第四級(jí)保持原來(lái)的輸出狀態(tài)。當(dāng)CLK由低電平轉(zhuǎn)換到高電平時(shí)，第一級(jí)不再開(kāi)啟而且第二級(jí)開(kāi)始定值。同時(shí)，第三級(jí)變?yōu)殚_(kāi)啟而且將采樣值

11、傳送到輸出。最末級(jí)的反相器只用于獲得不反相的輸出電平。圖3 D觸發(fā)器電路圖2.1.4 D觸發(fā)器電路仿真打開(kāi)ADE窗口設(shè)置仿真環(huán)境，設(shè)置仿真參數(shù)。點(diǎn)擊netlist and run,開(kāi)始仿真，則可以得到如圖所示的波形圖。圖4 D觸發(fā)器仿真結(jié)果2.2 D觸發(fā)器版圖的設(shè)計(jì)2.2.1 版圖設(shè)計(jì)基本知識(shí) 版圖設(shè)計(jì)是創(chuàng)建工程制圖、網(wǎng)表的精確的物理描述的過(guò)程，而這一物理描述遵守由制造工藝、設(shè)計(jì)流程以及仿真顯示為可行的性能要求所帶來(lái)的一系列約束。 版圖設(shè)計(jì)得好壞、其功能正確與否必須通過(guò)驗(yàn)證工具才能確定。版圖的驗(yàn)證通常包括三大部分設(shè)計(jì)規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)和版圖與電路圖對(duì)照(LVS)。只有通

12、過(guò)版圖驗(yàn)證的芯片設(shè)計(jì)才進(jìn)行制版和工藝流片。 設(shè)計(jì)規(guī)則的驗(yàn)證是版圖與具體工藝的接口, 因此就顯得尤為重要, Cadence中進(jìn)行版圖驗(yàn)證的工具主要有dracula和diva。Dracula 為獨(dú)立的驗(yàn)證工具, 不僅可以進(jìn)行設(shè)計(jì)規(guī)則驗(yàn)證(DRC) , 而且可以完成電學(xué)規(guī)則驗(yàn)證(ERC)、版圖與電路驗(yàn)證(LV S)、寄生參數(shù)提取(L PE) 等一系列驗(yàn)證工作。2.2.2 版圖設(shè)計(jì)步驟將電路圖分成4部分來(lái)繪制版圖：先畫(huà)pmos管，畫(huà)出出有源區(qū)，其次畫(huà)出柵，注意長(zhǎng)度為0.5um;其次是襯底連接，看好串并聯(lián)，源極和源極的連接等。在打接觸孔后一定要畫(huà)出金屬層。再畫(huà)nmos管，其繪制類(lèi)似于pmos但是不需要N

13、阱，且根據(jù)電路圖nmos管的寬度為2.0um。長(zhǎng)度為0.5um 。完成整個(gè)“dc”觸發(fā)器的繪制及繪制輸入、輸出。 2.2.3 版圖的驗(yàn)證2.2.3.1 DRC驗(yàn)證 1.在繪制pmos和nmos的過(guò)程中就要不斷地做DRC驗(yàn)證 VerifyDRCOK然后點(diǎn)擊窗口icfb直到?jīng)]有錯(cuò)誤。 2.在整個(gè)版圖繪制好以后繼續(xù)DRC驗(yàn)證成功之后添加端口，在添加電源和地的端口時(shí)CreatePinsym pin Terminal Namesvcc! 點(diǎn)擊選擇Display Pin Name 和jumper然后在Pin Type中選擇metal1然后在版圖對(duì)應(yīng)vcc的位置上添加端口。在添加gnd時(shí)步驟同vcc一致。但

14、是在Terminal Names中填寫(xiě)gnd。 在添加輸入輸出端口時(shí)CreatePinshape pin Terminal Names輸入為 d，輸出為f，點(diǎn)擊選擇Display Pin Name 和input或者output在LSW上選擇對(duì)應(yīng)的類(lèi)型。然后在版圖對(duì)應(yīng)輸入輸出的位置上添加端口。端口添加成功后進(jìn)行驗(yàn)證 3 .首先還是進(jìn)行DRC驗(yàn)證沒(méi)有錯(cuò)誤之后生成網(wǎng)表文件VerifyExtractOK 成功之后,然后進(jìn)行LVS驗(yàn)證VerifyLVSForm Contents然后在Create Netlist中選擇Browsedffdcschematic繼續(xù)選擇Browsedffdcextracted

15、 點(diǎn)擊Run成功之后, 最后點(diǎn)擊Output。 2.2.3.2 LVS驗(yàn)證 LVS全稱(chēng)Layout Versus Schematics，是Dracula的驗(yàn)證工具，用來(lái)驗(yàn)證版圖和邏輯圖是否匹配。Dracula從圖形系統(tǒng)中產(chǎn)生版圖數(shù)據(jù)。Dracula 把 GDS2 格式的Layout文件轉(zhuǎn)換為L(zhǎng)ayout網(wǎng)表LOGLVSDracula網(wǎng)絡(luò)編輯器將Schematic或CDL描述的門(mén)級(jí)和晶體管級(jí)的網(wǎng)表轉(zhuǎn)化為 LVS 網(wǎng)表。LVS 能夠把每一個(gè)網(wǎng)絡(luò)轉(zhuǎn)化為一個(gè)電路模型。從一個(gè)電路的輸入和輸出開(kāi)始LVS 跟蹤兩種電路模型。Dracula利用啟發(fā)式每一次搜索電路的一步。首先LVS跟蹤、I/O模型然后搜索要求

16、最少回溯的路徑。當(dāng) LVS 在跟蹤的過(guò)程中檢測(cè)到匹配的話。Dracula就給這個(gè)匹配的器件和節(jié)點(diǎn)一個(gè)匹配的標(biāo)識(shí)。當(dāng)LVS檢測(cè)到一個(gè)不匹配，它就停止在那個(gè)搜索的路徑。如果 LVS 指定了所有的器件和給出了一個(gè)匹配的標(biāo)識(shí)的話或者在搜索路徑上沒(méi)有一致的地方的話，LVS 會(huì)考慮到這兩個(gè)模型的連續(xù)性。當(dāng)Dracula檢測(cè)到不一致的地方它會(huì)以輸出列表和圖表形式表示出來(lái)。根據(jù)LVS原理再結(jié)合上圖中的數(shù)據(jù)對(duì)比可知電路圖與版圖匹配沒(méi)有錯(cuò)誤，則版圖繪制成功。2.2.4 D觸發(fā)器版圖在Cadence軟件中設(shè)計(jì)的基于傳輸門(mén)的D觸發(fā)器版圖如下：圖5 D觸發(fā)器版圖三、 總結(jié)體會(huì)通過(guò)本次課程設(shè)計(jì)，使我對(duì)集成設(shè)計(jì)的基本流程有

17、了進(jìn)一步的了解，操作、動(dòng)手能力方面也得到了很大的提高，熟悉并掌握了Cadence軟件的基本操作。在理論課的基礎(chǔ)上進(jìn)行課程設(shè)計(jì)，是對(duì)本門(mén)課程的深入學(xué)習(xí)和掌握重要保障。在本次課程設(shè)計(jì)過(guò)程中我遇到一些課堂中從未有過(guò)的問(wèn)題，通過(guò)網(wǎng)絡(luò)查找和同學(xué)交流，以及請(qǐng)教老師，大大促進(jìn)了課程設(shè)計(jì)的進(jìn)程。并在過(guò)程中進(jìn)一步提高自身的創(chuàng)作、創(chuàng)新水平，扎實(shí)基礎(chǔ)，擴(kuò)展所學(xué)。另外，經(jīng)過(guò)整個(gè)設(shè)計(jì)過(guò)程，我深深體會(huì)到搞工程設(shè)計(jì)不是一件簡(jiǎn)單的，輕松的事情，他需要一定的耐心，鉆研的精神和定力。最主要的是知識(shí)面要廣，手頭可查閱的資料要多及具備一定的自我學(xué)習(xí)能力才行。在這次最大的收獲還是提高自己的動(dòng)手能力，完全有自己完成電路圖到版圖的設(shè)計(jì)以及最后的驗(yàn)證，熟悉整了個(gè)操作過(guò)程。因此本次課程設(shè)計(jì)對(duì)于提高自身在版圖設(shè)計(jì)方面能力起到重要的作用。四、 參考文獻(xiàn)1.集成電路設(shè)計(jì)，清華大學(xué)出版社，葉以正、來(lái)逢昌編2.模擬CMOS集成電路設(shè)計(jì)第五版，西安交通大學(xué)出版社，畢查德拉扎維，陳貴燦（譯）3.模擬電路的計(jì)算機(jī)分析與設(shè)計(jì)-Pspice程序應(yīng)用，清華大學(xué)出版社，高文煥、汪蕙編5.集成電路版圖設(shè)計(jì)，清華大學(xué)出版社，Chri