本科論文AD轉(zhuǎn)換器的分類與應(yīng)用

1、學(xué)士學(xué)位論文摘 要本文對(duì)目前ad轉(zhuǎn)換器的研究與發(fā)展?fàn)顩r進(jìn)行調(diào)研與分析，討論了ad轉(zhuǎn)換器的分類與應(yīng)用。并重點(diǎn)設(shè)計(jì)了一個(gè)10bit循環(huán)式兩步ad轉(zhuǎn)換器，采用上華0.6umcmos標(biāo)準(zhǔn)工藝制造，精度為10bit，工作目標(biāo)頻率為48khz數(shù)據(jù)率，信號(hào)頻帶小于20khz。整體電路采用全定制方法進(jìn)行設(shè)計(jì)，對(duì)于電路模塊按照模擬電路的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)仿真。本文給出了10bit循環(huán)式ad轉(zhuǎn)換器的工作原理以及電路的仿真結(jié)果，并進(jìn)行了版圖設(shè)計(jì)且通過了版圖設(shè)計(jì)規(guī)則檢查（drc）和版圖與電路圖對(duì)比驗(yàn)證（lvs），電路整體前仿真及對(duì)版圖進(jìn)行參數(shù)提?。╨pe）后仿真測試性能良好。后仿測試的adc輸出信號(hào)無雜散動(dòng)態(tài)范圍（sf

2、dr）達(dá)到了60db以上。 關(guān)鍵詞： adc；循環(huán)式；版圖設(shè)計(jì)；仿真abstractin this paper, the current ad converters research and development studies and analysis, the ad converters and application of the classification are discussed. and focus on the design of a 10-bit two-step cyclic ad converters, using csmc 0.6 um cmos standard

3、process to manufacture, 10-bit precision, target frequency of 48 khz data rate, signal bandwidth of less than 20 khz. the whole circuits use full- customed methods for the design, in accordance with the circuit module using analog circuit design method for design simulation. this paper show the work

4、ing principle and circuit simulation results of a 10-bit cyclic converter, and the desing of the circuits layout which passed design rule checking (drc) and the layout versus schematic verification (lvs), and the overall circuit simulation right after the layout parameter extraction (lpe) testing go

5、od performance. the spurious free dynamic range (sfdr) of adc output signal in the simulation testing achieves above 60 db.key words： adc; cyclic; layout design; simulation目 錄 1 緒論11.1 課題來源及其研究意義11.2 目前國內(nèi)的研究情況11.3 研究工作的主要內(nèi)容21.4 論文各部分的主要內(nèi)容32 ad轉(zhuǎn)換器概述42.1 ad轉(zhuǎn)換器的分類和發(fā)展42.1.1 ad轉(zhuǎn)換器的分類42.1.2 ad轉(zhuǎn)換技術(shù)的發(fā)展歷史42.

6、1.3 ad轉(zhuǎn)換器的發(fā)展趨勢62.2 幾種類型ad工作原理72.2.1 全并行(full-flash) adc72.2.2 兩步結(jié)構(gòu)(flash & subrange)adc82.2.3 algorithmic(or cyclic) adc92.2.4 流水線(pipelined) adc92.2.5 過采樣adc103 循環(huán)式ad轉(zhuǎn)換器各模塊的原理和設(shè)計(jì)113.1 循環(huán)式ad轉(zhuǎn)換器的工作原理113.1.1 a/d轉(zhuǎn)換的原理113.1.2 循環(huán)式a/d轉(zhuǎn)換113.1.3 輸入輸出關(guān)系123.1.4 對(duì)失調(diào)的解決方法123.1.5 數(shù)字處理部分133.1.6 整體結(jié)構(gòu)框圖143.2 各模塊的原理

7、和設(shè)計(jì)153.2.1 運(yùn)算放大器153.2.2 動(dòng)態(tài)比較器193.2.3 時(shí)鐘產(chǎn)生電路203.2.4 加法器223.2.5 基本電路單元254 電路仿真結(jié)果274.1 運(yùn)算放大器274.1.1 功能驗(yàn)證（tt，25）274.1.2 工藝角分析與溫度特性分析324.1.3 仿真分析與總結(jié)344.2 動(dòng)態(tài)比較器354.2.1 工作速度354.2.2 功耗364.2.3 回程干擾374.2.4 失調(diào)384.3 時(shí)鐘產(chǎn)生電路394.4 加法器404.5 基本單元電路414.5.1 d觸發(fā)器性能仿真414.5.2 時(shí)鐘饋通414.6 整體電路前仿415 版圖繪制及電路后仿真445.1 版圖總體設(shè)計(jì)及總體

8、仿真結(jié)果445.2 各部分電路版圖及仿真結(jié)果455.2.1 運(yùn)算放大器455.2.2 動(dòng)態(tài)比較器465.2.3 時(shí)鐘產(chǎn)生電路475.2.4 加法器475.2.5 dff及移位寄存器485.2.6 反相器495.2.7 與非門496 pcb板制作及芯片測試50結(jié) 論54致 謝55參考文獻(xiàn)56附錄a 英文原文57附錄b 中文翻譯63v1 緒論1.1 課題來源及其研究意義隨著科技的日新月異，全球高新技術(shù)領(lǐng)域數(shù)字化進(jìn)程的不斷推進(jìn)，對(duì)于高性能數(shù)據(jù)轉(zhuǎn)換器（包括模數(shù)轉(zhuǎn)換器analog to digital converter簡稱adc，和數(shù)模轉(zhuǎn)換器digital to analog converter簡稱d

9、ac）的應(yīng)用越來越廣泛。同時(shí)，由于芯片設(shè)計(jì)與工藝水平的提高，出現(xiàn)了將整個(gè)系統(tǒng)集成在一個(gè)微電子芯片上的系統(tǒng)芯片（system on a chip，簡稱soc）概念，將數(shù)據(jù)轉(zhuǎn)換器與數(shù)字信號(hào)處理系統(tǒng)整合以實(shí)現(xiàn)soc已成為一種需要，因此對(duì)高速、高精度、基于標(biāo)準(zhǔn)cmos工藝的可嵌入式數(shù)據(jù)轉(zhuǎn)換器的需求日益迫切。傳統(tǒng)的高精度數(shù)據(jù)轉(zhuǎn)換器通常是以器件的高精度和電路的復(fù)雜性為代價(jià)來實(shí)現(xiàn)的，其模擬器件通常采用雙極工藝，因此很難與大規(guī)模數(shù)字系統(tǒng)進(jìn)行單片集成。在混合信號(hào)系統(tǒng)中，a/d轉(zhuǎn)換器是一個(gè)十分關(guān)鍵的部分。隨著數(shù)字信號(hào)處理技術(shù)在高分辨率圖像、視頻處理及無線通訊等領(lǐng)域的廣泛應(yīng)用，對(duì)高速、高精度、基于標(biāo)準(zhǔn)cmos工藝的

10、可嵌入式adc的需求日益迫切。此外，對(duì)于正在興起的基于ip設(shè)計(jì)和片上系統(tǒng)集成研究來說，更要求有基于低功耗、小面積、低電壓以及可嵌入設(shè)計(jì)的adc核心模塊。cmos adc的性能主要取決于所采用的電路結(jié)構(gòu)，主要單元電路（運(yùn)放和比較器）的性能、合理版圖設(shè)計(jì)以及工藝等因素。循環(huán)式結(jié)構(gòu)（pipelined architecture）是一種既能實(shí)現(xiàn)高速又能實(shí)現(xiàn)相當(dāng)分辨率的結(jié)構(gòu)；寬帶高速運(yùn)放和高速比較器將提升adc的轉(zhuǎn)換速率；而合理的自校準(zhǔn)技術(shù)和混合信號(hào)電路版圖將有益于adc的分辨率。本文介紹了ad轉(zhuǎn)換的原理分類、目前主要的研究情況和循環(huán)式ad轉(zhuǎn)換器的設(shè)計(jì)過程，采用上華0.6umcmos標(biāo)準(zhǔn)工藝制造，精度為

11、10bit，工作目標(biāo)頻率為48khz數(shù)據(jù)率，信號(hào)頻帶小于20khz，后仿測試的adc輸出信號(hào)無雜散動(dòng)態(tài)范圍（sfdr）達(dá)到了60db以上。1.2 目前國內(nèi)的研究情況 隨著數(shù)字vlsi技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理技術(shù)在高分辨率圖象、視頻處理及無線通信等領(lǐng)域廣泛應(yīng)用，系統(tǒng)設(shè)計(jì)對(duì)adc的速度和分辨率提出了更高的要求。自70年代以來，在單片adc的實(shí)現(xiàn)方面，相繼提出了過采樣delta-sigma、全并行（flash），子區(qū)式(subranging)、折疊-插值(folding and interpolating)、流水線(pipelined)和并行時(shí)間交織(parallel time-interlea

12、ved)等結(jié)構(gòu)。其中，過采樣delta-sigma結(jié)構(gòu)通過過采樣和噪聲整形可以得到很高的分辨率，但是其轉(zhuǎn)換速度一般在mhz以下；全并行結(jié)構(gòu)由于其全并行信號(hào)處理的特點(diǎn)，在現(xiàn)有的結(jié)構(gòu)中速度最高，輸入到輸出延遲最小，但是全并行處理也帶來了功耗和面積隨分辨率指數(shù)增長的缺點(diǎn)，不適合應(yīng)用研究于高分辨率的adc；折疊插值結(jié)構(gòu)應(yīng)用折疊和插值技術(shù)糾正了全并行結(jié)構(gòu)中電路規(guī)模指數(shù)增長的缺點(diǎn)，但是折疊處理限制了輸入信號(hào)帶寬，而且對(duì)晶體管跨導(dǎo)和匹配的高要求使得它不利于cmos實(shí)現(xiàn)；子區(qū)式結(jié)構(gòu)通過將轉(zhuǎn)換范圍分區(qū)和信號(hào)分步轉(zhuǎn)換來換取電路規(guī)模和功耗的減少，但是其以多級(jí)串行轉(zhuǎn)換來得到一次輸出的工作方式大大降低了轉(zhuǎn)換的速度；流水

13、線結(jié)構(gòu)在子區(qū)式結(jié)構(gòu)的各級(jí)之間引入采樣保持放大器（sha）電路，使得子區(qū)轉(zhuǎn)換可以并行工作，大大提高了子區(qū)式結(jié)構(gòu)的速度；并行時(shí)間交織結(jié)構(gòu)將多路結(jié)構(gòu)一致的adc組合在一起，使得它們對(duì)同一個(gè)輸入信號(hào)進(jìn)行交織時(shí)間采樣，以此來實(shí)現(xiàn)單個(gè)adc所不能達(dá)到的速度，但是通道間失調(diào)節(jié)器和增益的不匹配、非均勻采樣等問題使其難以達(dá)到較高的精度。本次畢業(yè)設(shè)計(jì)選取循環(huán)式adc作為研究對(duì)象，具有面積小、設(shè)計(jì)簡單、工作效率高等特點(diǎn)。1.3 研究工作的主要內(nèi)容1了解cyclic ad轉(zhuǎn)換器的基本工作原理和目前國際國內(nèi)的研究狀況；2研究cyclic adc的幾個(gè)主要部分：telescopic運(yùn)算放大器，動(dòng)態(tài)比較器，時(shí)鐘產(chǎn)生電路、移

14、位寄存器、加法器、開關(guān)電容和基本單元電路的工作原理與設(shè)計(jì)方法。3通過cadence，hspice，protel等設(shè)計(jì)工具完成對(duì)cyclic adc的設(shè)計(jì)與仿真，及芯片測試的pcb板的設(shè)計(jì)。4采用上華0.6um cmos工藝實(shí)現(xiàn)adc，對(duì)于整個(gè)電路采用模擬電路的設(shè)計(jì)方法設(shè)計(jì)仿真，包括電路的前仿真、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查（drc）、版圖與電路圖對(duì)比檢查（lvs）及（版圖參數(shù)提?。﹍pe和提取后仿真。5對(duì)集成adc的芯片進(jìn)行整體調(diào)試和測試分析。1.4 論文各部分的主要內(nèi)容論文的第二章介紹了目前ad轉(zhuǎn)換器的分類和發(fā)展情況，給出了現(xiàn)有的幾種ad轉(zhuǎn)換器的工作原理。第三章闡述了循環(huán)式ad轉(zhuǎn)換器的整體和各模塊

15、的原理及設(shè)計(jì)實(shí)現(xiàn)。第四章闡述了循環(huán)式ad轉(zhuǎn)換器的仿真設(shè)計(jì)結(jié)果及性能。第五章闡述了ad轉(zhuǎn)換器的版圖設(shè)計(jì)布局及各模塊的版圖設(shè)計(jì)。第六章給出ad轉(zhuǎn)換器的提取參數(shù)后仿真的結(jié)果及分析。第七章為全文結(jié)論，總結(jié)了研究成果，并對(duì)未來將繼續(xù)進(jìn)行的研究工作提出了建議。2 ad轉(zhuǎn)換器概述2.1 ad轉(zhuǎn)換器的分類和發(fā)展2.1.1 ad轉(zhuǎn)換器的分類ad轉(zhuǎn)換器有多種分類方法，按采樣頻率劃分為nyquist采樣a/d和過采樣a/d，按性能劃分為高速a/d和高精度a/d，按結(jié)構(gòu)劃分為串行a/d、并行a/d和串并行a/d。目前的a/d種類繁多，在頻率范圍內(nèi)還可以按電路結(jié)構(gòu)細(xì)化為更多種類。中低速a/d可分為積分型a/d、過采樣s

16、igma-delta型a/d、逐次逼近（successive approximation）型a/d、algorithmic a/d；高速a/d可以分為全并行（flash）a/d、兩步（two-step flash）型a/d，流水線（pipeline）a/d，內(nèi)插（interpolating）型a/d、折疊（folding）型a/d和時(shí)間交織型（time-interleaved）a/d。各類adc的應(yīng)用領(lǐng)域如圖2.1所示。 圖2.1(a) ad轉(zhuǎn)換器的應(yīng)用領(lǐng)域(from adi) 2.1.2 ad轉(zhuǎn)換技術(shù)的發(fā)展歷史最早的adc 是電荷再分布型adc，用電阻或電容陣列實(shí)現(xiàn)。由于早期工藝水平有限，很

17、難在單片集成ic 上做高精度電阻和電容。自70 年代起，單片adc 開始得以實(shí)現(xiàn)。1974 年richardo e.suarez 用mos工藝實(shí)現(xiàn)了一個(gè)電荷再分布型adc 3。他將數(shù)字技術(shù)引入adc，用數(shù)字電路進(jìn)行時(shí)序的控制和數(shù)據(jù)存儲(chǔ)，同時(shí)用運(yùn)放和兩個(gè)片圖2.1(b) ad轉(zhuǎn)換器的應(yīng)用領(lǐng)域(from infion)上電容代替了原來的電容陣列，實(shí)現(xiàn)了片上設(shè)計(jì)。由于硅片上器件尺寸存在失配，adc 的精度限制在8-10bit，早期采用激光修正的辦法減小失配來提高精度。1984 年，hae seung.lee 將數(shù)字校準(zhǔn)技術(shù)引入adc 中，設(shè)計(jì)了一個(gè)自校準(zhǔn)12bit 12s cmos ad轉(zhuǎn)換器，可以

18、在adc 空閑期間記錄各種誤差并存儲(chǔ)在存貯器中，最后用數(shù)字校準(zhǔn)技術(shù)消除誤差，從而使adc 的精度突破8-10bit 的限制。隨著對(duì)高精度adc 的需求越來越高，人們不斷尋找更多方法。1985 年，delta-sigma 技術(shù)引入adc 中，max w.hauser 設(shè)計(jì)出一個(gè)15bit 精度8khz 信號(hào)帶寬的delta sigma adc 5，將adc 的量化噪聲搬到高頻，最后用低通數(shù)字濾波器濾掉高頻噪聲。該結(jié)構(gòu)不需要特殊的電阻或電容結(jié)構(gòu)，片上集成一個(gè)簡單的數(shù)字濾波器代替結(jié)構(gòu)復(fù)雜的模擬濾波器。在追求高精度adc 的同時(shí)也在追求高速adc，最早的高速adc 主要是flash結(jié)構(gòu)。后來又發(fā)明了t

19、wo step flash 結(jié)構(gòu)，但是單步flash 結(jié)構(gòu)的adc 很難達(dá)到8bit 以上精度。1987 年，stephen h.lewis 設(shè)計(jì)出第一個(gè)9bit 5mhz 采樣率的流水線ad轉(zhuǎn)換器。流水線adc 是高精度高速adc 的一個(gè)良好結(jié)合，而且還具有相當(dāng)小的功耗和面積。1990 年，高精度adc 又迎來一個(gè)里程碑，b.delsignore 等人設(shè)計(jì)出第一個(gè)20bit 的sigma delta ad轉(zhuǎn)換器，達(dá)到了20bit 的精度和500hz 的帶寬。90 年代以后隨著工藝水平的提高和數(shù)字信號(hào)處理技術(shù)的廣泛應(yīng)用，ad轉(zhuǎn)換器發(fā)展的更迅猛，速度和精度不斷提高，種類也不斷繁多。flash、s

20、ar、pipeline、過采樣-、interpolating、folding、time-interleaved 等各種結(jié)構(gòu)彼此互相取長補(bǔ)短，衍生出眾多的adc，滿足從中低頻到高頻各個(gè)領(lǐng)域的需求。2.1.3 ad轉(zhuǎn)換器的發(fā)展趨勢ad轉(zhuǎn)換器制造技術(shù)發(fā)展十分迅速，競爭十分激烈，制造商們不斷推出低成本、高性能的adc 新產(chǎn)品。總的發(fā)展趨勢可歸為以下幾方面：（1）新結(jié)構(gòu)，新技術(shù)新結(jié)構(gòu)(flash 型、-型、流水線型、插值型、折疊型、時(shí)間交織型、逐次逼近型) 層出不窮。-型和流水線型已分別成為高分辨率adc 和高速adc的主流結(jié)構(gòu)。新技術(shù)不斷應(yīng)用到各類adc 中，傳統(tǒng)的逐次逼近型adc 采用電荷再分布技術(shù)

21、，使逐次逼近型adc 的速度和分辨率都有了明顯提高，流水線adc采用數(shù)字校準(zhǔn)或電容平均技術(shù)提高精度。（2）高分辨率和高精度需要數(shù)字化的信源的動(dòng)態(tài)范圍越來越大，要求數(shù)據(jù)轉(zhuǎn)換器的精度越來越高。高分辨率的-型adc 已被用于數(shù)字音頻系統(tǒng)，使音頻信號(hào)的動(dòng)態(tài)范圍和信噪比大大提高；高分辨率又高精度的-型adc 被用于儀表測量系統(tǒng)。（3）高速度由于需要數(shù)字化的信源帶寬越來越寬，要求數(shù)據(jù)轉(zhuǎn)換器的工作速度越來越高，流水線結(jié)構(gòu)圓滿的解決了速度和分辨率之間的矛盾，為數(shù)字視頻和數(shù)字通信領(lǐng)域提供了高速、高分辨率的adc。流水線adc 速度已突破200ms/s，flash adc速度突破1gs/s，時(shí)間交織adc 速度達(dá)

22、到40gs/s。本來屬于中、低速的逐次逼近型、-型adc 的轉(zhuǎn)換速度也在不斷提高, -型adc 采樣速度已達(dá)到25ms/s。（4）低電壓和低功耗便攜式消費(fèi)電子產(chǎn)品需要數(shù)據(jù)轉(zhuǎn)換器的功耗越來越小。使用1.85v 單電源的adc 已十分流行，低功耗adc 的功率已降到幾十毫瓦。這種發(fā)展趨勢體現(xiàn)了“1v 電子學(xué)”的新概念。（5）小型化小型表面貼裝芯片越來越流行，滿足了系統(tǒng)的小型化要求和自動(dòng)貼裝生產(chǎn)線的需要。（6）單片系統(tǒng)易于集成化實(shí)現(xiàn)，特別是能與數(shù)字電路(dsp、cpu)集成在同一芯片上，構(gòu)成ad轉(zhuǎn)換子系統(tǒng)，大大簡化了系統(tǒng)結(jié)構(gòu)和提高了系統(tǒng)可靠性。（7）極限工藝、多樣工藝由于數(shù)字電路多采用最先進(jìn)的工藝(

23、0.18m、0.13m)來達(dá)到2ghz 以上的工作速度，為了能與數(shù)字電路的集成在同一芯片，要求數(shù)據(jù)轉(zhuǎn)換器采用極限工藝，另一方面采用極限工藝實(shí)現(xiàn)極限指標(biāo)。采用0.18m、0.13m 工藝的adc 已比較完善和成熟，基于90nm 工藝的adc 正處于研究起步階段，isscc2004 上已有兩個(gè)采用90nm cmos 工藝的adc。采用多種工藝(cmos、bicmos、si、sige)，利用各種工藝的優(yōu)點(diǎn)設(shè)計(jì)高性能的adc，采用0.12m sige 工藝實(shí)現(xiàn)了目前世界最快的40gs/s 的ad轉(zhuǎn)換速度。（8）模擬數(shù)字化數(shù)字技術(shù)的發(fā)展使得越來越多的模擬功能由數(shù)字部分完成。模擬電路的各種噪聲誤差通過數(shù)字

24、技術(shù)糾正和減小。如模擬部分采用線性度很差的電阻負(fù)載運(yùn)放，但是通過強(qiáng)大的數(shù)字校準(zhǔn)，實(shí)現(xiàn)了12bit 的精度和75mhz 的采樣頻率。2.2 幾種類型ad工作原理2.2.1 全并行(full-flash) adc圖2.2 flash adc全并行flash adc 是速度最快結(jié)構(gòu)最簡單的adc，典型結(jié)構(gòu)如圖2.2 所示，采用 個(gè)比較器實(shí)現(xiàn)n 位精度。參考電壓通過2n+1 個(gè)串聯(lián)電阻分壓，分別作為每個(gè)比較器的閾值電壓，比較器的輸出為溫度計(jì)碼，通過譯碼電路轉(zhuǎn)換為二進(jìn)制碼，最后通過輸出級(jí)輸出。flash adc 具有以下特點(diǎn)：速度快。由于模數(shù)轉(zhuǎn)換只需通過一次比較就能完成，因此flash adc 是所有a

25、dc 中工作速度最快的，它的速度僅僅由比較器限制。目前flash ad 的轉(zhuǎn)換速度最高達(dá)到1.6ghz；面積大，功耗大。由于比較器的數(shù)目和電阻的數(shù)目與adc 精度成2 的冪指數(shù)關(guān)系，因此flash adc 的硬件消耗非常大，由此帶來面積大、成本高、和功耗大的一些不足；精度有限。flash adc 中，參考電壓受電阻匹配特性限制，非線性輸入電容隨比較器數(shù)目增多而增大，比較器的失調(diào)，adc 的精度限制在8bit 以下；電路結(jié)構(gòu)簡單，無需采樣保持電路。為了減小flash adc 的不足，實(shí)際設(shè)計(jì)常采用如下技術(shù)，為了減小比較器失調(diào)的影響，通常采用前置運(yùn)放(preamplifier)自動(dòng)調(diào)零(auto-

26、zeroing)比較器，采用平均(average)技術(shù)和插值(interpolation)技術(shù)減小非線性輸入電容和參考電壓誤差。flash adc 主要應(yīng)用于高速存儲(chǔ)器、高速儀器儀表、接口電路中。工藝以雙極型為主，雙極型晶體管的高速度和高匹配度使得雙極工藝在flash adc 中占主導(dǎo)地位。高速cmos adc 仍然是很需要，雖然cmos 器件跨導(dǎo)低，失配大，但是易與cmos 信號(hào)處理環(huán)境集成。2.2.2 兩步結(jié)構(gòu)(flash & subrange)adc兩步結(jié)構(gòu)adc 分兩步進(jìn)行模數(shù)轉(zhuǎn)換，如圖2.3 所示，先用一個(gè)粗分flashadc 得到高n1 bit，然后將n1 bit 作數(shù)模變換，得到

27、的模擬值與原信號(hào)相減，所得余量放大倍，最后用一細(xì)分flash adc 將放大后的余量作模數(shù)變換得到低n2 bit。圖2.3 兩步結(jié)構(gòu)adc與full-flash adc 相比，兩步結(jié)構(gòu)adc 大大減小了比較器的數(shù)目，需要2個(gè)比較器，具有功耗低，芯片面積小，電容負(fù)載小，對(duì)比較器失調(diào)的敏感度小的特點(diǎn)。而且兩步結(jié)構(gòu)還能提高adc 的精度，達(dá)到10bit 以上。但是電路中存在采樣保持電路，限制了adc 的最高轉(zhuǎn)換速度。兩步結(jié)構(gòu)adc 是常用的高速中等精度adc，典型指標(biāo)為10bit 以上，幾十幾百ms/s，常用在視頻信號(hào)采集等領(lǐng)域。2.2.3 algorithmic(or cyclic) adc圖2.

28、4 algorithmic(or cyclic) adc圖2.4 為結(jié)構(gòu)原理圖。algorithmic adc ，即循環(huán)式adc的工作原理與流水線adc 類似，不同的是它只用一個(gè)子adc完成所有轉(zhuǎn)換，這樣就需要m個(gè)周期才能完成轉(zhuǎn)換，速度比較慢，但是面積和功耗比流水線adc 大大減小。與流水線adc 一樣，algorithmic ad 對(duì)電路的失配、運(yùn)放增益誤差、比較器失調(diào)比較敏感。精度受到一定程度限制，一般在10bit 以內(nèi)。2.2.4 流水線(pipelined) adc流水線結(jié)構(gòu)由兩步結(jié)構(gòu)演化而來，由m 級(jí)flash adc 構(gòu)成，每級(jí)包含采樣保持、子adc、子dac、減法器、余量放大器等

29、，從高位到低位依次算出數(shù)字轉(zhuǎn)換碼。由于每級(jí)都有采樣保持電路，各級(jí)可以同時(shí)工作，大大提高了轉(zhuǎn)換速度。采用rsd(redundant signed digit)、平均技術(shù)、校準(zhǔn)技術(shù)等可以獲得較高的精度，目前流水線adc 速度最快達(dá)200ms/s 以上，精度最高達(dá)15bit。此外，流水線結(jié)構(gòu)adc面積小，比較器數(shù)目為m(2n/m)量級(jí)，以一個(gè)9 級(jí)每級(jí)1.5bit 的10bit adc為例，僅需要19 個(gè)比較器。流水線結(jié)構(gòu)還具有較小的功耗，由于噪聲逐級(jí)衰減，所以各級(jí)流水線的功耗可以逐級(jí)減小，低功耗流水線adc 的功耗已達(dá)到20mw以下。自1987 年第一個(gè)9bit 5ms/s 流水線adc 誕生以來

30、，目前流水線adc 已發(fā)展到220ms/s 10bit，20ms/s 15bit水平。圖2.5 流水線adc2.2.5 過采樣adc圖2.6 過采樣 adc圖2.6 為過采樣 adc 的結(jié)構(gòu)原理圖，普通adc 的量化噪聲是白噪聲，噪聲功率在頻域上平均分布，且總量一定，采用過采樣技術(shù)將噪聲的功率密度減小，采用sigma-delta 技術(shù)對(duì)噪聲整形，將噪聲搬到高頻，用數(shù)字濾波器濾掉高頻噪聲，獲得很小的量化噪聲，從而提高精度。 adc 的特點(diǎn)是精度高，最高已達(dá)到24bit，模擬電路的比例小，對(duì)模擬電路的要求降低，對(duì)電容等匹配誤差敏感度減小。此外，它的結(jié)構(gòu)簡單，采用簡單的1bit dac 可以避免多b

31、it dac 的非線性。過采樣 adc 應(yīng)用在音頻、圖像處理、adsl 通訊等領(lǐng)域。3 循環(huán)式ad轉(zhuǎn)換器各模塊的原理和設(shè)計(jì)3.1 循環(huán)式ad轉(zhuǎn)換器的工作原理 3.1.1 a/d轉(zhuǎn)換的原理a/d轉(zhuǎn)換的原理框圖如圖3.1：圖3.1 a/d轉(zhuǎn)換的原理框圖抗混迭濾波器將輸入信號(hào)頻帶以外的信號(hào)濾除，抽樣電路在抽樣時(shí)鐘控制下對(duì)輸入信號(hào)抽樣成為時(shí)間離散信號(hào)，保持電路在變換過程中保持抽樣值不變，量化電路將抽樣值變換為最接近的由二進(jìn)制數(shù)字表示的值，編碼電路將二進(jìn)制數(shù)字值變換為包括符號(hào)位的碼字，時(shí)鐘與控制電路提供變換器所需時(shí)鐘信號(hào)并按變換過程控制各部分電路的動(dòng)作。3.1.2 循環(huán)式a/d轉(zhuǎn)換循環(huán)a/d轉(zhuǎn)換的原理框

32、圖如圖3.2所示：圖3.2 循環(huán)式a/d轉(zhuǎn)換的原理框圖通過采樣開關(guān)的選擇性閉合，第一級(jí)在轉(zhuǎn)換周期開始時(shí)對(duì)vin采樣，隨后對(duì)第二級(jí)輸出采樣，構(gòu)成循環(huán)轉(zhuǎn)換，每個(gè)時(shí)鐘周期轉(zhuǎn)換一級(jí)，精度增加1bit。經(jīng)過若干個(gè)時(shí)鐘周期輸出本次轉(zhuǎn)換結(jié)果，繼續(xù)下一次數(shù)據(jù)轉(zhuǎn)換，采樣開關(guān)重新對(duì)vin采樣。具體結(jié)構(gòu)如圖3.3，每一個(gè)采樣/放大模塊稱為mdac（multiply digital-analog converter），完成ad轉(zhuǎn)換中的采樣、放大、d/a、模擬減法功能，在圖3.3中用虛線框表示。a/d功能由圖中的動(dòng)態(tài)比較器來完成。圖3.3 循環(huán)式a/d轉(zhuǎn)換的細(xì)化框圖3.1.3 輸入輸出關(guān)系 循環(huán)式轉(zhuǎn)換因其結(jié)構(gòu)特點(diǎn)，參考

33、電壓值固定。每步轉(zhuǎn)換因精度增加1bit，電壓范圍是轉(zhuǎn)換前的1/2，因此需要放大2倍，并根據(jù)轉(zhuǎn)換的結(jié)果決定加上或減去vr，以保證輸出與輸入在放大2倍情況下的線性對(duì)應(yīng)關(guān)系。對(duì)于1bit mdac，輸出（即下一級(jí)的輸入）與本級(jí)輸入的關(guān)系如圖3.4。圖3.4 1bit電路輸入輸出關(guān)系圖當(dāng)a/d轉(zhuǎn)換結(jié)果為0時(shí)，vo=2vi+vr；當(dāng)a/d轉(zhuǎn)換結(jié)果為1時(shí)，vo=2vi-vr。上述是理想情況下的結(jié)果，但當(dāng)比較器有失調(diào)時(shí)，輸出的階躍位置將不在vi=0處，此時(shí)輸出將超出(-vr,vr)的范圍，將導(dǎo)致后面各級(jí)轉(zhuǎn)換出錯(cuò)！3.1.4 對(duì)失調(diào)的解決方法解決失調(diào)的辦法是采用1.5-bit級(jí)比較器，采用冗余信息來使轉(zhuǎn)換結(jié)果

34、落在允許范圍內(nèi)。只要比較器失調(diào)vds1 (3.1)其中vgs1為mm1管的柵源電壓，vth為mos管的閾值電壓，vds1為mm1管的源漏極電壓，工作在線性區(qū)。由兩管漏源電流相等，可以列寫電流方程1： (3.2)其中kn為mos管的本征跨導(dǎo)參數(shù)，w/l為mos管的寬長比。這里忽略了二階效應(yīng)。設(shè)計(jì)的目標(biāo)是使得vgs0vth+vov，vds1vov，代入上式解得約束條件為 (3.3)考慮到二階效應(yīng)的影響，mm0與mm1的尺寸比例常取大于3的值。為了獲得2倍過驅(qū)電壓，可以使用圖（b）的結(jié)構(gòu)，為了使mm3和mm4的漏源電壓分別等于過驅(qū)電壓vov，mm2、mm3、mm4的尺寸比例為5:3:1。完整的偏置電

35、路如圖3.12所示。 以下對(duì)該運(yùn)算放大器的性能指標(biāo)進(jìn)行手工估計(jì)，列寫出決定電氣性能的公式，以便于在仿真中進(jìn)行調(diào)試改進(jìn)。1、 差模增益 (3.4)2、 共模增益 (3.5)3、 電壓輸出擺幅 (3.6)4、 頻率特性輸出節(jié)點(diǎn)具有大的輸出電阻和對(duì)地電容，成為主極點(diǎn)。這種運(yùn)算放大器的第一非主極點(diǎn)頻率很高，因此可以將這個(gè)放大器看作單極點(diǎn)系統(tǒng)。單極點(diǎn)系統(tǒng)在反饋運(yùn)用時(shí)是穩(wěn)定的無需補(bǔ)償。其主極點(diǎn)滿足公式3.7： (3.7)運(yùn)算放大器在設(shè)計(jì)中的宏模型符號(hào)如圖3.14所示。圖3.14 運(yùn)算放大器的宏模型3.2.2 動(dòng)態(tài)比較器由動(dòng)態(tài)比較器組成的開關(guān)信號(hào)產(chǎn)生電路在本設(shè)計(jì)中被認(rèn)為是模擬電路，它和運(yùn)算放大器、開關(guān)電容陣

36、列一起構(gòu)成循環(huán)式adc信號(hào)轉(zhuǎn)換的核心部分。其電路原理如圖3.15：其工作原理如下：當(dāng)為0時(shí)，導(dǎo)通，截止；將、的柵極充電至高電平，由于的隔離作用，工作在深線性區(qū)，這幾個(gè)mos管可等效為壓控電阻。m8,m9的等效電阻為1： (3.8)的等效電阻為：圖3.15 動(dòng)態(tài)比較器原理圖 (3.9)其中vip,vin和vrp,vrn為兩輸入比較電壓。如果，則當(dāng)向高電平轉(zhuǎn)變時(shí)，電路左支路的下拉能力更強(qiáng)，使得的漏極電壓低于的漏極電壓，由于電路具有正反饋的配置，正反饋使得的漏極電壓趨于0，的漏極點(diǎn)壓趨于，經(jīng)反相器后輸出；當(dāng)時(shí)，分析方法相同。比較器要正常工作應(yīng)使得的柵源電壓大于閾值電壓（約0.8v）。3.2.3 時(shí)鐘

37、產(chǎn)生電路電路工作原理如圖3.16。對(duì)于最上面的d觸發(fā)器，有 (3.10)各周期內(nèi)d觸發(fā)器的具體值如表3.1。對(duì)于雙相不交疊時(shí)鐘產(chǎn)生電路部分，f1、f2分別是k1、k2經(jīng)過4個(gè)反相器延時(shí)之后的信號(hào)。從表4.2中可以看到，雙相不交疊時(shí)鐘信號(hào)的產(chǎn)生過程。其中，第3、7列分別是k1(k2)、f1(f2)經(jīng)過2個(gè)反相器延時(shí)之前的信號(hào)，它們之間是不交疊的。表3.1 不同周期內(nèi)d觸發(fā)器各節(jié)點(diǎn)值列表周期#節(jié)點(diǎn)q1q1nq2q2nst1(半個(gè)周期之后)001011110010201100310100表3.2 雙相不交疊時(shí)鐘產(chǎn)生過程中各節(jié)點(diǎn)值列表上面一行各個(gè)節(jié)點(diǎn)下面一行各個(gè)節(jié)點(diǎn)clk012345678012345

38、678001010101010101010100101010101010101010010101010101010101一個(gè)完整周期110101010110101010111010101010101010101101010101010101010010101010110101010100101010101010101010010101010101010101110101010110101010111010101010101010101101010101010101010對(duì)于s1和s2的部分，將時(shí)鐘k1經(jīng)過st1和st1進(jìn)行篩選，在四個(gè)周期之內(nèi)，從s1輸出一個(gè)正脈沖，s2輸出另外三個(gè)正脈沖。其時(shí)

39、序圖如圖3.16。圖3.16 主要信號(hào)時(shí)序圖時(shí)鐘產(chǎn)生電路在設(shè)計(jì)中的宏模型表示符號(hào)如圖3.17所示。圖3.17 時(shí)鐘產(chǎn)生電路宏模型 時(shí)鐘產(chǎn)生電路除了vdd和gnd端外，輸入端為時(shí)鐘信號(hào)clk_in，輸出端包括f1，f2，k1，k2，nf1，nf2，nk1，nk2，s1，s2，ns1，ns2。3.2.4 加法器加法器主要將移位寄存器的輸出結(jié)果（9位）相加，即構(gòu)成一個(gè)10bit加法器。為了便于模塊化設(shè)計(jì)，這里設(shè)計(jì)了一個(gè)一位全加器，然后由這些一位全加器構(gòu)成10bit異步加法器。采用互補(bǔ)靜態(tài)cmos實(shí)現(xiàn)一位全加器。電路如圖3.18，其中a、b是輸入信號(hào)，ci是進(jìn)位輸入，s是輸出信號(hào)，co是進(jìn)位輸出。電路

40、的邏輯可寫成： (3.11)圖3.18 一位全加器結(jié)構(gòu)圖加法器在設(shè)計(jì)中的宏模型單元如圖3.19。圖3.19 加法器宏模型單元一位全加器除了vdd和gnd外，輸入端包括a，b，ci（進(jìn)位輸入端），輸出端包括s（和），co（進(jìn)位輸出端）。10bit全加器由10個(gè)一位全加器級(jí)聯(lián)構(gòu)成，其電路原理如圖3.20。圖3.20 10bit全加器結(jié)構(gòu)圖10bit全加器電路宏模型符號(hào)如圖3.21所示。輸入端包括l0l9、m0m8，輸出端包括d0d9。圖3.21 10bit全加器電路宏模型3.2.5 基本電路單元 在時(shí)鐘產(chǎn)生電路、移位寄存器等數(shù)字處理模塊中將廣泛使用反相器、與非門、dff等邏輯單元。將這些單元設(shè)計(jì)成

41、為通用模塊，以便在設(shè)計(jì)中重復(fù)利用。1、tspc d觸發(fā)器d觸發(fā)器電路結(jié)構(gòu)如圖3.22。當(dāng)clk為低電平時(shí)，輸入反相器將輸入信號(hào)d采樣至節(jié)點(diǎn)x；如果x為低電平y(tǒng)節(jié)點(diǎn)將被充電至高電平，否則y將保持原有電平值。第三級(jí)反相器無效，z、q點(diǎn)保持原有電平。clk為高電平時(shí)，輸入反相器處于保持狀態(tài)，如果x為低電平，由于y已經(jīng)是高電平，則q將變?yōu)楦唠娖?；如果x為高電平，則x先使得y變?yōu)榈碗娖?，然后再通過兩個(gè)反相器使得q變?yōu)榈碗娖?。這個(gè)觸發(fā)器的建立時(shí)間為輸入反相器的傳播延時(shí)。注意到當(dāng)x為高電平時(shí)，當(dāng)clk為高電平時(shí)，如果輸入端變?yōu)楦唠娖綍r(shí)將使得x節(jié)點(diǎn)放電因此，對(duì)于d=0的情況，輸入端d必須在clk為高電平時(shí)保持

42、一段時(shí)間，以使得x點(diǎn)的電平傳播至y節(jié)點(diǎn)，該電路的保持時(shí)間應(yīng)為輸入反相器的傳播延時(shí)或更短。這個(gè)觸發(fā)器的傳播與輸入有關(guān)，當(dāng)輸入d=0時(shí)為三個(gè)反相器的延時(shí)；當(dāng)輸入d=1時(shí)為兩個(gè)反相器的傳播延時(shí)。圖3.22 tspc d觸發(fā)器結(jié)構(gòu)圖從以上分析來看，該觸發(fā)器為上升沿觸發(fā)的觸發(fā)器。對(duì)d觸發(fā)器參數(shù)估計(jì)如下：建立時(shí)間：保持時(shí)間：傳播延時(shí)：2、移位寄存器陣列 以上述的dff為基礎(chǔ)，構(gòu)建移位寄存器陣列，結(jié)構(gòu)如圖3.23：圖3.23 移位寄存器陣列圖3、反相器和與非門主要是時(shí)鐘電路中需要用到的幾種反相器和與非門，方便時(shí)鐘電路的搭建。反相器有以下三種尺寸：wp5u，wn2u，m1；wp15u，wn6u，m3；wp15

43、u，wn5u，m1，電路結(jié)構(gòu)如圖3.24(a) 與非門有以下兩種尺寸：wp5u，wn4u，m=1；wp15u，wn12u，m=1，電路結(jié)構(gòu)如圖3.24(b)圖3.24 反相器和與非門電路結(jié)構(gòu)4 電路仿真結(jié)果在前面的電路原理中已經(jīng)詳細(xì)介紹了10bit循環(huán)式adc的電路工作原理。整體電路如圖3.9所示。電路中不僅包括模擬電路部分，也包括數(shù)字電路部分。在進(jìn)行hspice仿真時(shí)并不區(qū)分?jǐn)?shù)據(jù)是模擬信號(hào)還是數(shù)字信號(hào)，因此在數(shù)字部分中電平5v代表信號(hào)“1”，電平0v代表信號(hào)“0”。由于采用全定制設(shè)計(jì)，整體hspice仿真速度非常慢，但仿真結(jié)果可信度較高。下面將分別給出各電路模塊和整體電路的前仿真結(jié)果。4.1

44、 運(yùn)算放大器4.1.1 功能驗(yàn)證（tt，25）為了保證運(yùn)算放大器的基本功能正確，下面首先在典型工藝參數(shù)（tt corner，25）下對(duì)運(yùn)算放大器的性能進(jìn)行仿真驗(yàn)證。驗(yàn)證按照靜態(tài)工作點(diǎn)，直流特性，交流特性的順序進(jìn)行。注意：運(yùn)算放大器測試使均為空載測試。由于原電路使用sc電路構(gòu)成共模反饋，為了便于仿真運(yùn)放性能，這里使用cmfb宏模型。我們希望輸出共模電平（vopvon）/2）盡可能等于vdd/2，于是在仿真中設(shè)定如下參數(shù)：efb vfb 0 vol=(v(on)/2+v(op)/2-2.5)*100這里vfb為cmfb輸出共模點(diǎn)，也即放大級(jí)尾電流管的柵壓。通過控制該點(diǎn)電壓從而使輸出共模點(diǎn)穩(wěn)定在2.

45、5v左右。其中cmfb環(huán)路增益設(shè)定為100，該值越大則cmfb效果越好，但過大則會(huì)導(dǎo)致仿真迭代收斂性問題。1、 靜態(tài)工作點(diǎn)運(yùn)算放大器的靜態(tài)工作點(diǎn)如圖4.1所示。圖4.1 運(yùn)算放大器的靜態(tài)工作點(diǎn)這里的輸入共模電平為vin,cm1.3v。由仿真結(jié)果可以看出，輸出共模電平為vo,cmvopvon2.5093v，偏置電壓vb13.5455v，vb22.9302v，vb31.9796v，vfb0.9350v。放大級(jí)各mos管均工作于飽和狀態(tài)，這說明電路靜態(tài)工作點(diǎn)正常。2、 直流特性這里將對(duì)運(yùn)算放大器的輸入共模范圍，輸出電壓擺幅進(jìn)行仿真。進(jìn)行輸入共模范圍仿真測試的電路配置如圖4.2。圖4.2 輸入共模范圍

46、仿真電路仿真結(jié)果曲線如下所示：圖4.3 運(yùn)算放大器輸入共模電壓范圍曲線該電路是單位增益反饋配置，對(duì)于閉環(huán)測試，當(dāng)輸出電壓隨輸入電壓變化斜率為1時(shí)，認(rèn)為該范圍為輸入共模電壓范圍，由圖讀得為1.01v，1.66v。將運(yùn)算放大器接成閉環(huán)測試電壓輸出擺幅，閉環(huán)增益為10，電路配置如圖4.4所示。圖4.4 測試輸出電壓擺幅電路仿真結(jié)果如圖4.5所示：圖4.5 輸出電壓擺幅測試曲線圖4.5上圖表示輸出電壓隨輸入變化的曲線，下圖為上圖對(duì)輸入求斜率。在閉環(huán)增益為10（1）的范圍內(nèi)，可以讀得輸出電壓擺幅為2.69v，2.73v，即5.42v。3、 交流特性這里對(duì)運(yùn)算放大器的頻率響應(yīng)特性，共模抑制特性，電源抑制特

47、性，以及壓擺率，建立時(shí)間和噪聲特性進(jìn)行仿真。其中頻率響應(yīng)特性測試電路配置如圖4.6所示。圖4.6 運(yùn)算放大器頻率響應(yīng)仿真電路仿真得到的幅度頻率響應(yīng)曲線和相位頻率響應(yīng)曲線如圖4.7。圖4.7 運(yùn)算放大器的幅頻特性和相頻特性曲線 從圖中讀得運(yùn)算放大器低頻增益av206066.3db，單位增益帶寬gb1.57ghz，相位裕度為25度。由于這是一個(gè)單級(jí)放大器，因此具有很高的速度。在實(shí)際運(yùn)用中，由于負(fù)載電容的存在，單位增益帶寬值將小于仿真值。測試運(yùn)算放大器的共模抑制比（cmrr）的電路配置仍如圖4.6所示，只是輸入端接共模電平。可以仿真得到共模電壓增益的頻率響應(yīng)，用測得的差模電壓增益的結(jié)果除以共模電壓增益，即得運(yùn)算放大器的cmrr參數(shù)。仿真得到的cmrr曲線如圖4.8所示。圖4.8 運(yùn)算放大器的共模抑制比曲線由圖讀得低頻cmrr141db。電源電壓抑制比（psrr）是測量vdd漂移造成的失調(diào)。將交流信號(hào)加在vdd上，測量輸出電壓的頻率響應(yīng)特性，然后用差模電壓增益的值除之，即得電源電壓抑制比得