3套練習題答案版last

1、1、vhdl的設(shè)計文體可以被高層次的系統(tǒng)（的設(shè)計文體可以被高層次的系統(tǒng)（ ），成為系統(tǒng)的一），成為系統(tǒng)的一部分。部分。 a. 輸入 b. 輸出 c. 仿真 d. 調(diào)用2、 一個能為一個能為vhdl綜合器接受，并能作為一個獨立的設(shè)計單元的綜合器接受，并能作為一個獨立的設(shè)計單元的完整的完整的vhdl程序成為（程序成為（ ） a. 設(shè)計輸入 b. 設(shè)計輸出 c. 設(shè)計實體 d. 設(shè)計結(jié)構(gòu)3、在、在vhdl中用（中用（ ）來把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個確定的實體）來把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個確定的實體，為一個大型系統(tǒng)的設(shè)計提供管理和進行工程組織。，為一個大型系統(tǒng)的設(shè)計提供管理和進行工程組織。 a. 輸入 b

2、. 輸出 c. 綜合 d. 配置4、在、在vhdl標識符命名規(guī)則中，以（標識符命名規(guī)則中，以（ ）開頭的標識符是正確的）開頭的標識符是正確的。 a. 字母 b. 數(shù)字 c. 字母或數(shù)字 d. 下劃線5、在下列標識符中，（、在下列標識符中，（ ）是）是vhdl合法的標識符。合法的標識符。 a4h_add b. h-adde c. h_adder d. _h_adde6、在、在vhdl中，（中，（ ）不能將信息帶出對它定義的當前設(shè)計單元。）不能將信息帶出對它定義的當前設(shè)計單元。 a. 信號 b. 常量 c. 數(shù)據(jù) d. 變量7、在、在vhdl中，乘中，乘“*”和除和除“/”算術(shù)運算的操作數(shù)據(jù)是（算

3、術(shù)運算的操作數(shù)據(jù)是（ ）數(shù)據(jù)類）數(shù)據(jù)類型型 a. 整型 b. 實型 c. 整型和實型 d. 任意類型8、vhdl中條件信號賦值語句中條件信號賦值語句when_else屬于（屬于（ ）語句。）語句。 a. 并行兼順序 b. 順序 c. 并行 d. 不存在的9、在、在vhdl中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計實體調(diào)用或共享，可以把他們匯集在（計實體調(diào)用或共享，可以把他們匯集在（ ）中。）中。 a. 設(shè)計實體 b. 程序包 c. 結(jié)構(gòu)體 d. 程序庫10、嵌套的、嵌套的if語句，其綜合結(jié)果可實現(xiàn)（語句，其綜合結(jié)果可實現(xiàn)（ ）。 a.

4、 條件相與的邏輯 b. 條件相或的邏輯 c. 條件相異或的邏輯 d. 三態(tài)控制電路11、大規(guī)模可編程器件主要有、大規(guī)?？删幊唐骷饕衒pga、cpld兩類，下列對兩類，下列對cpld結(jié)構(gòu)與工作原理的描述中，正確的是（結(jié)構(gòu)與工作原理的描述中，正確的是（ ）a. cpld是基于查找表結(jié)構(gòu)的可編程邏輯器件；b. cpld即是現(xiàn)場可編程邏輯器件的英文簡稱；c. 早期的cpld是從gal的結(jié)構(gòu)擴展而來；d. 在xilinx公司生產(chǎn)的器件中，xc9500系列屬cpld結(jié)構(gòu)。12、在一個、在一個vhdl設(shè)計中設(shè)計中idata是一個信號，數(shù)據(jù)類型為是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍，數(shù)據(jù)范圍0

5、to 127，下面哪個賦值語句是正確的，下面哪個賦值語句是正確的（ ）a. idata := 32； b. idata = 16#a0#； c. idata = 16#7#e1； d. idata := b#1010#13、fpga的可編程是主要基于什么結(jié)構(gòu)（的可編程是主要基于什么結(jié)構(gòu)（ ）。）。a. 查找表（lut）； b. 與陣列可編程；c. 或陣列可編程； d. 與或陣列可編程。14、在、在vhdl語言中，下列對時鐘邊沿檢測描述中，錯誤的語言中，下列對時鐘邊沿檢測描述中，錯誤的是（是（ ）a. if clkevent and clk = 1 thenb. if rising_edge(c

6、lk) thenc. if not clkevent and clk =0 thend. if not clkstable and clk = 1 then15、嵌套使用、嵌套使用if語句，其綜合結(jié)果可實現(xiàn)（語句，其綜合結(jié)果可實現(xiàn)（ ）a. 帶優(yōu)先級且條件相與的邏輯電路b. 雙向控制電路c. 條件相或的邏輯電路 d. 三態(tài)控制電路16、不完整的、不完整的if語句，其綜合結(jié)果可實現(xiàn)（語句，其綜合結(jié)果可實現(xiàn)（ ）a. 時序電路 b. 雙向控制電路c. 條件相或的邏輯電路 d. 三態(tài)控制電路 17、可以進行在系統(tǒng)編程的器件是（、可以進行在系統(tǒng)編程的器件是（ ）aeprom b. pal c. gal

7、 d. cpld18、vhdl語言程序結(jié)構(gòu)中必不可少的部分是（語言程序結(jié)構(gòu)中必不可少的部分是（ ）a庫b. 程序包c. 配置d. 實體和結(jié)構(gòu)體19、能反饋輸出信號至內(nèi)部的端口模式是（、能反饋輸出信號至內(nèi)部的端口模式是（ ）ainb. out c. buffer d. inout20、vhdl語言優(yōu)先級最高的運算符是（語言優(yōu)先級最高的運算符是（ ）aandb. orc. notd. xor21、a已定義為信號，已定義為信號，b已定義為變量，下面正確的表達是（已定義為變量，下面正確的表達是（ ）aa:=bb. a=bc. b:=ad. b=a22、signal a, b:bit; signal y

8、: bit_vector (1 downto 0);下面下面正確的表達式是正確的表達式是( )ay=ab. y=bc. y=b and ad. y”不是操不是操作符，它只相當于作符，它只相當于( )的作用。的作用。aif b. then c. and d. or27、在自頂向下設(shè)計過程中，描述器件總功能的模塊一般稱、在自頂向下設(shè)計過程中，描述器件總功能的模塊一般稱為（為（ ）。）。a底層設(shè)計 b. 頂層設(shè)計 c. 部分設(shè)計 d. 局部設(shè)計3、填空、填空1. asic的中文含義是： 專用集成電路 。2. fpga的一般采用 sram 工藝。3. vhdl提供了四種端口模式： in 、 out 、

9、 inout 、 buffer。4. 結(jié)構(gòu)體的描述方式主要有 行為描述 、 數(shù)據(jù)流描述 和 結(jié)構(gòu)化的描述 。5. vhdl的數(shù)據(jù)對象有： 常數(shù) 、 變量 、 信號 。6. 位類型（bit）的取值只有 0 和 1 。 7. signal b:bit_vector(6 to 0),信號b被定義為 7 位位寬。8. 進程由 敏感信號參數(shù)表、進程說明 、順序描述語句 三部分構(gòu)成。9. 選擇信號賦值語句的每一子句后是 ， 號，最后一句是 ； 。 10. 一個完整的vhdl程序包含： 實體 、 結(jié)構(gòu)體 、 配置 、 包集合 、 庫 五個部分。11.編譯可以檢查的錯誤有 語法錯誤 和 邏輯 。12.qura

10、tusii仿真主要分為 時序 、 功能 。13. block內(nèi)的語句是 并行 語句。1. vhdl程序改錯程序改錯library ieee; -1use ieee.std_logic_1164.all; -2entity schk is -3port (din, clk, clr: in std_logic;- 串行輸入數(shù)據(jù)位/工作時鐘/復位信號 -4 ab : out std_logic_vector(3 downto 0)- 檢測結(jié)果輸出 -5 ); -6end schk; -7architecture bhv of schk is -8signal q : integer range 0

11、 to 8; -9signal d : std_logic_vector(7 downto 0);- 8位待檢測預置數(shù) -10begin -11d = “11100101”;- 8位待檢測預置數(shù) -12process (clk, clr) -13begin -14if clr = 1 then q if din = d(7) then q = 1; else q if din = d(6) then q = 2; else q if din = d(5) then q = 3; else q if din = d(4) then q = 4; else q if din = d(3) then

12、 q = 5; else q if din = d(2) then q = 6; else q if din = d(1) then q = 7; else q if din = d(0) then q = 8; else q q = 0; - -26end case;-27end if;-28end process;-29process (q)-30begin-31if q = 8 thenab = 1010;-32elseab = 1011;-33end if;-34end process;-35end bhv;-36在上述程序代碼中存在兩處錯誤，編譯時出現(xiàn)如下提示，試修改錯誤：error

13、: line 12: file f:edaschk.vhd: vhdl syntax error: unexpected signal “d” in concurrent statement parterror: line 29:file f:edaschk.vhd: vhdl syntax error: if statement must have end if, but found process instead錯誤1行號：錯誤2行號：錯誤1行號：12 程序改為：d = 11100101;錯誤2行號： 16 程序改為：elsif clkevent and clk = 1 then2、根據(jù)原

14、理圖寫出相應的、根據(jù)原理圖寫出相應的vhdl程序程序 設(shè)計一數(shù)據(jù)選擇器mux,其系統(tǒng)模塊圖和功能表如下圖所示。描述該數(shù)據(jù)選擇器mux的結(jié)構(gòu)體。library ieee;use ieee.std_logic_1164.all;entity mymux isport (sel : in std_logic_vector(1 downto 0); - 選擇信號輸入ain, bin : in std_logic_vector(1 downto 0);- 數(shù)據(jù)輸入cout : out std_logic_vector(1 downto 0) );end mymux;方法一：方法一： ifif語句語句ar

15、chitecture one of mymux isbeginprocess ( sel, ain, bin ) beginif sel=”00” then cout = ain or bin;elsif sel=”01” then cout = ain nand bin;elsif sel=”10” then cout = ain xor bin;else cout cout cout cout cout null;end case;end process; end two;方法三：方法三：when-else語句語句architecture three of mymux isbegincou

16、t = ain or bin when sel=”00” elseain nand bin when sel=”01” elseain xor bin when sel=”10” else;not bin;end three library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lx3_4 is; port( clk:in std_logic;j,k：in std_logic;q：out std_logic); end lx3_4;architecture struc of lx3_4 i

17、s signal q_temp:std_logic:=0; signal jk:std_logic_vector(1 downto 0);begin jkq_tempq_tempq_tempq_tempq_temp=x;end case;end if; q=q_temp; qn, =, , =, =, =, /=。返回類型是std_logic_vector或boolean注意這里面的function的運算都是基于unsigned，就是說std_logic_vector和integer都變成unsigned之后再用std_logic_arith庫中的function完成。nstd_logic_s

18、igned跟std_logic_unsigned類似，唯一的差別是，這里面的function都是先把操作數(shù)(std_logic_vector或integer類型）都轉(zhuǎn)換成signed之后再用std_logic_arith庫中的function完成。n在用這些庫的時候，基本原則是要知道你想要eda軟件實現(xiàn)什么樣的運算。大部分情況下，std_logic_vector應該作為unsigned參與運算。vhdl程序填空程序填空1、下面程序是一個、下面程序是一個16位數(shù)控分頻器的位數(shù)控分頻器的vhdl描述，試補充描述，試補充完整。完整。 _library_ ieee; use ieee.std_logi

19、c_1164.all; use _ieee.std_logic_unsigned.all _; entity pulse16 is port ( clk : in std_logic; load : in std_logic; d : in _std_logic_vector(15 downto 0)_; fout : out std_logic ); end entity; _architecture _ one of pulse16 is signal full : std_logic; beginp_reg: process(clk)variable_ cnt16 : std_logic

20、_vector(15 downto 0);begin if clkevent and clk = 1 then if _load=1_ then - load高電平置數(shù) cnt16 := d;full = 0; else if cnt16 = 1111111111111111 then cnt16 := d; full = 1; else cnt16 := _ cnt16+1_; - 計數(shù)加1 full = 0; end if; end if;_end if _; end process p_reg; p_div: process(_full _) - 溢出信號為敏感信號variable cn

21、t2 : std_logic;beginif _fullevent and full=1 _ then - full上升沿判斷 cnt2 := not cnt2; fout = cnt2;end if;end process p_div;end; n其實所謂“條件信號賦值語句”，不過是if語句與信號賦值語句的結(jié)合而已。一個并行的條件信號賦值語句是可以用一個進程來代替的：這個進程體是由if語句和信號賦值語句構(gòu)成的。而所謂“選擇信號賦值語句”，則是case語句與信號賦值語句的結(jié)合。一個并行的選擇信號賦值語句也可以用一個進程來代替：這個進程體是由case語句和信號賦值語句構(gòu)成的?？匆幌孪旅娴睦樱?選1多路選擇器n4選1多路選擇器nselq00in001in110in211in3n4選1多路選擇器library ieee;nuse ieee.std_logic_1164.all;nentity mux4 isport（in0，in1，in2，in3：in std_logic；sel：in std_logic_vector（1 downto 0）；q：out std_logic ）；end mux4；narchitecture behav1 of mux4 isbeginmux4_p1：process（in0，in1，in2，