章門電路和組合邏輯電路PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1章門電路和組合邏輯電路章門電路和組合邏輯電路第1頁/共58頁獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。邏輯0和1： 電子電路中用高、低電平來表示。邏輯門電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡稱門電路?；竞统Ｓ瞄T電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。第2頁/共58頁13.1.1 基本邏輯關(guān)系及其門電基本邏輯關(guān)系及其門電路路1 1、與邏輯和與門電路與邏輯和與門電路當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生，這種因果關(guān)系叫做與邏輯。實(shí)現(xiàn)與邏輯關(guān)系的電路稱為與門。第3頁/共58頁+UCC(+5V) R F D

2、1A D2B3V0VABF &uA uBuFD1 D20V 0V0V 3V3V 0V3V 3V0V0V0V3V導(dǎo)通 導(dǎo)通導(dǎo)通 截止截止 導(dǎo)通截止 截止A BF0 00 11 01 10001第4頁/共58頁邏輯與（邏輯乘）的運(yùn)算規(guī)則為：111 001 010 000ABCF與門的輸入端可以有多個(gè)。下圖為一個(gè)三輸入與門電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。第5頁/共58頁2 2、或邏輯和或門電路或邏輯和或門電路在決定某事件的條件中，只要任一條件具備，事件就會(huì)發(fā)生，這種因果關(guān)系叫做或邏輯。實(shí)現(xiàn)或邏輯關(guān)系的電路稱為或門。第6頁/共58頁A D1B D2 3V 0V FRABF 1uA uBu

3、FD1 D20V 0V0V 3V3V 0V3V 3V0V3V3V3V截止 截止截止 導(dǎo)通導(dǎo)通 截止導(dǎo)通 導(dǎo)通A BF0 00 11 01 10111F=A+B第7頁/共58頁邏輯或（邏輯加）的運(yùn)算規(guī)則為：111 001 010 000或門的輸入端也可以有多個(gè)。下圖為一個(gè)三輸入或門電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。ABCF第8頁/共58頁3 3、非邏輯和非門電路非邏輯和非門電路決定某事件的條件只有一個(gè)，當(dāng)條件出現(xiàn)時(shí)事件不發(fā)生，而條件不出現(xiàn)時(shí)，事件發(fā)生，這種因果關(guān)系叫做非邏輯。實(shí)現(xiàn)非邏輯關(guān)系的電路稱為非門，也稱反相器。A+3V F電路圖1邏輯符號(hào)AFRCRBAF0110AF 輸入A為高

4、電平1(3V)時(shí)，三極管飽和導(dǎo)通，輸出F為低電平0（0V)；輸入A為低電平0(0V)時(shí)，三極管截止，輸出F為高電平1（3V)。邏輯非（邏輯反）的運(yùn)算規(guī)則為：01 10第9頁/共58頁4 4、復(fù)合門電路復(fù)合門電路將與門、或門、非門組合起來，可以構(gòu)成多種復(fù)合門電路。AB&F(b) 邏輯符號(hào)ABF&1(a) 與非門的構(gòu)成ABF 由與門和非門構(gòu)成與非門。（1 1）與非門與非門A BF0 00 11 01 11110第10頁/共58頁AB1F(b) 邏輯符號(hào)ABF11(a) 或非門的構(gòu)成由或門和非門構(gòu)成或非門。BAF（2 2）或）或非門非門A BF0 00 11 01 11000第11頁/共58頁V4

5、+UCC(+5V) b1 A BR13kV3V2V1F R4100+UCC(+5V)V5 A BTTL與非門電路V1的等效電路D3c1R13kR2750R3360R53kD1D213.1.2 集成門電路集成門電路1 1、TTL與非門與非門第12頁/共58頁輸入信號(hào)不全為1：如uA=0.3V， uB=3.6V R4100V4 A BR13kV3V2V1F+VCC(+5V)V5R2750R3360R53k0.7V0.7V+-3.6V0.3V1V則uB1=0.3+0.7=1V，V2、V5截止，V3、V4導(dǎo)通忽略iB3，輸出端的電位為：輸出F為高電平1。uF50.70.73.6V第13頁/共58頁V4

6、ABR13kV3V2V1FR4100+VCC(+5V)V5R2750 R3360 R53k0.7V0.7V+-+-0.3V+-0.3V3.6V3.6V輸入信號(hào)全為1：如uA=uB=3.6V2.1V則uB1=2.1V，V2、V5導(dǎo)通，V3、V4截止輸出端的電位為：uF=UCES0.3V輸出F為低電平0。第14頁/共58頁BAFuA uBuF0.3V 0.3V0.3V 3.6V3.6V 0.3V3.6V 3.6V3.6V3.6V3.6V0.3VA BF0 00 11 01 11110功能表功能表真值表真值表邏輯表達(dá)式：邏輯表達(dá)式：第15頁/共58頁(b) 74LS20 的引腳排列圖 & 1 2 3

7、 4 5 6 7 14 13 12 11 10 9 8電源地(a) 74LS00 的引腳排列圖 電源 1 2 3 4 5 6 7& 14 13 12 11 10 9 8地內(nèi)含4個(gè)兩輸入端的與非門，電源線及地線公用。內(nèi)含兩個(gè)4輸入端的與非門，電源線及地線公用。第16頁/共58頁2 2、CMOS門電路門電路uA+UDD+10VVPVN+UDD+10V+UDD+10VSSRONPRONN10V0V(a) 電路(b) VN截止、VP導(dǎo)通 (c) VN導(dǎo)通、VP截止uFuFFY（1）uA0V時(shí)，VN截止，VP導(dǎo)通。輸出電壓uFVDD10V。（2）uA10V時(shí)，VN導(dǎo)通，VP截止。輸出電壓uF0V。AF

8、CMOS非門第17頁/共58頁CMOS與非門BF+UDDAVP1VN1VN2VP2BAFA、B當(dāng)中有一個(gè)或全為低電平0時(shí)，VN1、VN2中有一個(gè)或全部截止，VP1、VP2中有一個(gè)或全部導(dǎo)通，輸出F為高電平1。只有當(dāng)輸入A、B全為高電平1時(shí)，VN1和VN2才會(huì)都導(dǎo)通，VP1和VP2才會(huì)都截止，輸出F才會(huì)為低電平0。第18頁/共58頁BF+UDDAVN1VP2VN2VP1CMOS或非門BAF只要輸入A、B當(dāng)中有一個(gè)或全為高電平1，VP1、VP2中有一個(gè)或全部截止，VN1、VN2中有一個(gè)或全部導(dǎo)通，輸出F為低電平0。只有當(dāng)A、B全為低電平0時(shí)，VP1和VP2才會(huì)都導(dǎo)通，VN1和VN2才會(huì)都截止，輸出

9、F才會(huì)為高電平1。第19頁/共58頁：輸出僅由：輸出僅由輸入決定，與電路當(dāng)前狀輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中態(tài)無關(guān)；電路結(jié)構(gòu)中無無反反饋環(huán)路（無記憶）。饋環(huán)路（無記憶）。第20頁/共58頁ABCY&13.2.1 組合邏輯電路的分析組合邏輯電路的分析邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式 1 1 最簡與或最簡與或表達(dá)式表達(dá)式 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABYACBCABYYYY 321第21頁/共58頁A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達(dá)式表達(dá)式 3 真值表真值表C

10、ABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 第22頁/共58頁Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYXYBAYCBAY213321邏輯表邏輯表達(dá)式達(dá)式BABBABBACBAY最簡與或最簡與或表達(dá)式表達(dá)式第23頁/共58頁真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實(shí)用與非門實(shí)現(xiàn)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸

11、入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY第24頁/共58頁13.2.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)真值真值表表電路功電路功能描述能描述：用與非門設(shè)計(jì)一個(gè)交通報(bào)警控制電路。交通信號(hào)燈有紅、綠、黃3種，3種燈分別單獨(dú)工作或黃、綠燈同時(shí)工作時(shí)屬正常情況，其他情況均屬故障，出現(xiàn)故障時(shí)輸出報(bào)警信號(hào)。設(shè)紅、綠、黃燈分別用A、B、C表示，燈亮?xí)r其值為1，燈滅時(shí)其值為0；輸出報(bào)警信號(hào)用F表示，燈正常工作時(shí)其值為0，燈出現(xiàn)故障時(shí)其值為1。根據(jù)邏輯要求列出真值表。 1 1 A

12、B CFA B CF0 0 00 0 10 1 00 1 110001 0 01 0 11 1 01 1 10111第25頁/共58頁 2 邏輯表達(dá)式邏輯表達(dá)式最簡與或最簡與或表達(dá)式表達(dá)式 3 2 4 邏輯變換邏輯變換ABCCABCBACBAF 3 ACABCBABBACCCABCBACBAABCCABABCCBAF)()( 4 ACABCBAF 第26頁/共58頁 5 邏輯電路圖邏輯電路圖ACABCBAF 5 ABCF&111第27頁/共58頁真值真值表表電路功電路功能描述能描述：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按

13、一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 1 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAY 2 邏輯表達(dá)式邏輯表達(dá)式第28頁/共58頁ABACY& 3 最簡與或最簡與或表達(dá)式表達(dá)式 4 5 邏輯變換邏輯變換邏輯電邏輯電路圖路圖 3 4 5 ACABYACABBBACCCABCBAABCCABABCABCCABCBAY)()(第29頁/共58頁

14、組合邏輯部件是指具有某種邏組合邏輯部件是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路輯功能的中規(guī)模集成組合邏輯電路芯片。常用的組合邏輯部件有加法芯片。常用的組合邏輯部件有加法器、數(shù)值比較器、編碼器、譯碼器器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。第30頁/共58頁1、半加器、半加器13.3.1 加法器加法器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號(hào)半加器電路圖加

15、數(shù)本位的和向高位的進(jìn)位第31頁/共58頁2、全加器、全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。iiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()(11111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiii

16、iiiiiCBACBACBACBCBACBCBACBACBACBACBAS第32頁/共58頁iiiiiiBACBAC1)(全加器的邏輯圖和邏輯符號(hào)全加器的邏輯圖和邏輯符號(hào)=1&AiBiCi-1SiCi 邏輯圖圖2-2-3 全加器的邏輯圖和符號(hào)&=11iiiiCBASAiBiCi-1SiCiCI CO邏輯符號(hào)第33頁/共58頁實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。串行進(jìn)位加法器串行進(jìn)位加法器：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICI

17、CI：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。為了提高運(yùn)算速度，在邏輯設(shè)計(jì)上采用超前進(jìn)位的方法，即每一位的進(jìn)位根據(jù)各位的輸入同時(shí)預(yù)先形成，而不需要等到低位的進(jìn)位送來后才形成，這種結(jié)構(gòu)的多位數(shù)加法器稱為超前進(jìn)位加法器。第34頁/共58頁13.3.2 數(shù)值比較器數(shù)值比較器用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器。設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L31。得1位數(shù)值比較器的真值表。A BL1(AB) L2(AB)L3(A=B)L1(AB)&邏邏輯輯表表達(dá)達(dá)式式邏邏輯輯圖圖第36頁/共58頁13.3.3 編碼器編碼器實(shí)現(xiàn)編碼操作的電路稱為編碼器。輸入輸 出Y2 Y1 Y0I0I1I

18、2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 11、3位二進(jìn)制編碼器位二進(jìn)制編碼器輸輸入入8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)輸輸出出3位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表第37頁/共58頁753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達(dá)達(dá)式式邏輯圖邏輯圖第38頁/共58頁輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1

19、)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 12、8421 碼編碼器碼編碼器輸輸入入10個(gè)互斥的數(shù)碼個(gè)互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表第39頁/共58頁9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1

20、111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖第40頁/共58頁3、3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0真真值值表表第41

21、頁/共58頁12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式第42頁/共58頁邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。第43頁/共58頁13.3.4 譯碼器譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代

22、碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。1、二進(jìn)制譯碼器、二進(jìn)制譯碼器第44頁/共58頁3位二進(jìn)制譯碼器位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0

23、 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)第45頁/共58頁01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器第46頁/共58頁二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位

24、二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2、8421 碼譯碼器碼譯碼器把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二-十進(jìn)制譯碼器。第47頁/共58頁A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0

25、 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表第48頁/共58頁01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖第49頁/共58頁abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh3、顯示譯碼器、顯示譯碼器數(shù)碼顯示器數(shù)