D觸發(fā)器的設(shè)計(jì)

1、目錄第一章緒論1簡(jiǎn)介1集成電路1版圖設(shè)計(jì)1軟件介紹2標(biāo)準(zhǔn)單元版圖設(shè)計(jì)2標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的概念2標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的歷史2標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的優(yōu)點(diǎn)3標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的特點(diǎn)3第二章D觸發(fā)器的介紹4簡(jiǎn)介4維持阻塞式邊沿D觸發(fā)器4電路工作過(guò)程4狀態(tài)轉(zhuǎn)換圖和時(shí)序圖5同步D觸發(fā)器5電路結(jié)構(gòu)5邏輯功能6真單相時(shí)鐘（TSPC）動(dòng)態(tài)D觸發(fā)器6第三章 工藝基于TSPC原理的D觸發(fā)器設(shè)計(jì)8電路圖的設(shè)計(jì)8創(chuàng)建庫(kù)與視圖8基于TSPC原理的D觸發(fā)器電路原理圖8創(chuàng)建D觸發(fā)器版圖9設(shè)計(jì)步驟9器件規(guī)格11設(shè)計(jì)規(guī)則的驗(yàn)證及結(jié)果11第四章 課程設(shè)計(jì)總結(jié)13參考文獻(xiàn)14第一章緒論簡(jiǎn)介集成電路集成電路（Integrated Circu

2、it”簡(jiǎn)稱(chēng)IC）是20世紀(jì)60年代初期發(fā)展起來(lái)的一 種新型半導(dǎo)體器件。它是經(jīng)過(guò)氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝, 把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接 導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個(gè)管殼內(nèi)的電子器件。其封裝 外殼有圓殼式、扁平式或雙列直插式等多種形式。是一種微型電子器件或部件， 采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元 件及布線互連一起，制作在一小塊或兒小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝 在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)：其中所有元件在結(jié)構(gòu)上已組 成一個(gè)整體，使電子元件向著微小型化、低功耗

3、和高可靠性方面邁進(jìn)了一大步。 集成電路發(fā)明者為杰克基爾比（基于硅的集成電路）和羅伯特諾伊思（基于 錯(cuò)的集成電路）。當(dāng)今半導(dǎo)體工業(yè)大多數(shù)應(yīng)用的是基于硅的集成電路。版圖設(shè)計(jì)版圖（Layout）是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列 兒何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。 集成電路制造廠家根據(jù)版圖來(lái)制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則 是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì) 規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開(kāi)始設(shè)計(jì)。版圖在設(shè)計(jì)的過(guò) 程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)

4、計(jì) 軟件都有設(shè)計(jì)版圖的功能,Cadence的Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖 形方式下繪制版圖。對(duì)于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行：（1）劃分為了將處理問(wèn)題的規(guī)模縮小，通常把整個(gè)電路劃分成若干個(gè)模塊。（2）版圖規(guī)劃和布局是為了每個(gè)模塊和整個(gè)芯片選擇一個(gè)好的布圖方案。（3）布線 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。（4）壓縮是布線完成后的優(yōu)化處理過(guò)程，他試圖進(jìn)一步減小芯片的面積。軟件介紹H前大部分IC公司采用的是UNIX系統(tǒng)，使用版本是SunSolariso版圖設(shè) 計(jì)軟件通常為Cadence ,它是一個(gè)大型的EDA軟件，它兒乎可以完成電子設(shè) 計(jì)的方方面面，包括

5、ASIC設(shè)計(jì)、FPGA設(shè)計(jì)和PCB設(shè)計(jì)。軟件操作界面人性化， 使用方便，安全可靠，但價(jià)格較昂貴。標(biāo)準(zhǔn)單元版圖設(shè)計(jì)標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的概念標(biāo)準(zhǔn)單元,也叫宏單元。它先將電路設(shè)汁中可能會(huì)遇到的所有基本邏輯單元 的版圖，按照最佳設(shè)計(jì)的一定的外形尺寸要求，精心繪制好并存入單元庫(kù)中。實(shí) 際設(shè)計(jì)ASIC電路時(shí)，只需從單元庫(kù)中調(diào)出所要的元件版圖，再按照一定的拼接 規(guī)則拼接，留出規(guī)則而寬度可調(diào)的布線通道，即可順利地完成整個(gè)版圖的設(shè)計(jì)工 作了。基本邏輯單元的邏輯功能不同，其版圖面積也不可能是一樣大小的。但這些 單元版圖的設(shè)計(jì)必須滿足一個(gè)約束條件，這就是在某一個(gè)方向上它們的尺寸必 須是完全一致的，比如說(shuō)它們可以寬窄不

6、一，但它們的高度卻必須是完全相等的, 這就是所謂的“等高不等寬”原則。這一原則是標(biāo)準(zhǔn)單元設(shè)計(jì)法得以實(shí)施的根本 保證。標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的歷史隨著集成電路產(chǎn)業(yè)迅猛的發(fā)展，工藝水平不斷提高，集成電路特征尺寸循著摩 爾定律不斷縮小。設(shè)計(jì)芯片時(shí)需要考慮的因素越來(lái)越多，芯片設(shè)計(jì)的復(fù)雜程度也 越來(lái)越高。因而盡可能復(fù)用一些已經(jīng)通過(guò)工藝驗(yàn)證的IP核可以提高設(shè)計(jì)的效率, 降低芯片設(shè)計(jì)的成本。標(biāo)準(zhǔn)單元庫(kù)是IP核中很基礎(chǔ)也是很重要的一個(gè)組成部分。傳統(tǒng)的標(biāo)準(zhǔn)單元 庫(kù)設(shè)計(jì)方案有一套很復(fù)雜的設(shè)計(jì)流程，不但耗時(shí)耗力,而且投入巨大，同時(shí)也會(huì)在 一定程度上制約新工藝的推廣。一種解決辦法就是將工藝升級(jí)的相關(guān)參數(shù)通過(guò)一 定的算法轉(zhuǎn)換

7、成比例因子,用該比例因子對(duì)舊工藝條件下設(shè)汁成熟的標(biāo)準(zhǔn)單元庫(kù) 進(jìn)行縮放/吏工藝升級(jí)的效果體現(xiàn)到原來(lái)的IP核中，令其可以復(fù)用到新的工藝上, 這樣不但可以大幅度的提高設(shè)計(jì)效率還可以促進(jìn)新工藝的推廣。標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的優(yōu)點(diǎn)基于標(biāo)準(zhǔn)單元的設(shè)計(jì)風(fēng)格是最流行的全定制設(shè)計(jì)風(fēng)格中的一種，這種設(shè)計(jì)要 求開(kāi)發(fā)一套全定制掩膜。在這種設(shè)計(jì)中，我們把所有常用的邏輯單元都開(kāi)發(fā)出來(lái), 明確其特性，并存儲(chǔ)在一個(gè)標(biāo)準(zhǔn)單元庫(kù)中。一個(gè)典型的存儲(chǔ)庫(kù)可能包含諸如反相 器，與非門(mén)，或門(mén)，與或非門(mén)，或與非門(mén)，D閂鎖和D觸發(fā)器等兒百種單元。每 種們都可以通過(guò)多種方式來(lái)實(shí)現(xiàn)，以便于為不同扇出提供足夠的驅(qū)動(dòng)能力。例如, 反相器可以有標(biāo)準(zhǔn)尺寸，雙

8、倍尺寸和四倍尺寸，可供芯片開(kāi)發(fā)者選擇合適的尺寸 來(lái)實(shí)現(xiàn)較高的電路速度和版圖密度。標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)的特點(diǎn)需要全套掩膜版，屬于定制設(shè)計(jì)方法；（1）門(mén)陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距；（2）標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自 由度增大；（3）較高的芯片利用率和連線布通率；（4）依賴于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工 藝更新時(shí)。第二章D觸發(fā)器的介紹簡(jiǎn)介鎖存器是一種基本的記憶器件，它能夠儲(chǔ)存一位元的數(shù)據(jù)。山于它是一種時(shí) 序性的電路，所存器是一種基本的記憶器件，它能夠儲(chǔ)存一位元的數(shù)據(jù)。山于它 是一種時(shí)序性的電路，所以觸發(fā)器不同于鎖存器

9、，它是一種時(shí)鐘控制的記憶器件， 觸發(fā)器具有一個(gè)控制輸入訊號(hào)（CLOCK）o CLOCK訊號(hào)使觸發(fā)器只在特定時(shí)刻才按 輸入訊號(hào)改變輸出狀態(tài)。若觸發(fā)器只在時(shí)鐘CLOCK由L到H （H到L）的轉(zhuǎn)換時(shí)刻 才接收輸入，則稱(chēng)這種觸發(fā)器是上升沿（下降沿）觸發(fā)的。D觸發(fā)器可用來(lái)儲(chǔ)存一位的數(shù)據(jù)。通過(guò)將若干個(gè)觸發(fā)器連接在一起可儲(chǔ)存多 位元的數(shù)據(jù)，它們可用來(lái)表示時(shí)序器的狀態(tài)、汁數(shù)器的值、電腦記憶體中的ASCII 碼或其他資料。D觸發(fā)器是最常用的觸發(fā)器之一。對(duì)于上升沿觸發(fā)D觸發(fā)器來(lái)說(shuō)，其輸出Q 只在CLOCK III L到H的轉(zhuǎn)換時(shí)刻才會(huì)跟隨輸入D的狀態(tài)而變化，其他時(shí)候Q則 維持不變維持阻塞式邊沿D觸發(fā)器維持阻塞式邊

10、沿D觸發(fā)器的邏輯圖和邏輯符號(hào)如圖2-3所示。該觸發(fā)器III六 個(gè)與非門(mén)組成，其中Gl、G2構(gòu)成基本RS觸發(fā)器，G3、G4組成時(shí)鐘控制電路， G5、G6組成數(shù)據(jù)輸入電路。和分別是直接置0和直接置1端，有效電平為低電 平。分析工作原理時(shí)，設(shè)和均為高電平，不影響電路的工作。電路工作過(guò)程電路工作過(guò)程如圖2-1所示。(b)邏輯符號(hào)圖2-1維持阻塞型D觸發(fā)器狀態(tài)轉(zhuǎn)換圖和時(shí)序圖維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖2-2所示，圖為狀態(tài)轉(zhuǎn)換圖，圖(b) 為時(shí)序圖。(a)(b)圖2-2維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖同步D觸發(fā)器電路結(jié)構(gòu)為了避免同步RS觸發(fā)器出現(xiàn)R=S=1的情況，可在R和S之間接入非門(mén)G5 ,如圖

11、2-3所示。邏輯功能表232同步D觸發(fā)器的特性表CPD說(shuō)明0X保持原狀態(tài)不變100輸出狀:態(tài)和D相同11邏輯功能：當(dāng)CP=時(shí)，Q4=D： 當(dāng) CP制時(shí)，Q-= Q-o根據(jù)特性表可得到在CP = 1時(shí)的同步D觸發(fā)器的驅(qū)動(dòng)表。真單相時(shí)鐘（TSPC）動(dòng)態(tài)D觸發(fā)器下圖所示為一個(gè)用TSPC原理構(gòu)成的上升沿D觸發(fā)器的電路圖。電路由11 個(gè)晶體管構(gòu)成，分為四級(jí)。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，第一級(jí)作為一個(gè)開(kāi)啟的鎖存 器接收輸入信號(hào)，而第二級(jí)的輸出節(jié)點(diǎn)被預(yù)充電。在此期間，笫三級(jí)和笫四級(jí)保 持原來(lái)的輸出狀態(tài)。當(dāng)時(shí)鐘信號(hào)山低電平變換到高電平時(shí)，笫一級(jí)不再開(kāi)啟而且 第二級(jí)開(kāi)始定值。同時(shí)，第三級(jí)變?yōu)殚_(kāi)啟而且將采樣值傳送到輸出

12、。注意，最末 級(jí)（反相器）只用于獲得不反相的輸出電平。圖2-3基于TSPC原理構(gòu)成的動(dòng)態(tài)D觸發(fā)器此電路的掩模板圖如圖所示。nIVIOS晶體管的器件尺寸的寬長(zhǎng)比為（W/L） =350nm）, pMOS晶體管的器件尺寸的寬長(zhǎng)比為（W/L） =350nm）。版圖對(duì)應(yīng)的工 藝的寄生參數(shù)可通過(guò)電路的提取決定。而提取的電路文件用SPICE仿真來(lái)確定它 的性能。仿真的TSPC DFF電路的輸入，輸出波形如圖2-5所示?？梢?jiàn)，電路可以 工作在500MHz的時(shí)鐘頻率上。因?yàn)樗麄兊脑O(shè)計(jì)相對(duì)簡(jiǎn)單，晶體管數(shù)LI少喝運(yùn)行 速度快高，特別是在高性能設(shè)訃中，對(duì)于傳統(tǒng)CMOS電路來(lái)說(shuō)基于TSPC電路時(shí) 一種較好的選擇。第三章

13、工藝基于TSPC原理的D觸發(fā)器設(shè)計(jì)電路圖的設(shè)計(jì)創(chuàng)建庫(kù)與視圖labl中創(chuàng)建的庫(kù)與視圖如果仍存在，則沒(méi)有必要再行創(chuàng)建，直接調(diào)用即可。 在CIW中選擇Fileopen,在彈出窗口中選擇如下：Library Name： ZFCell Name： DView Name： Schematic點(diǎn)擊OK,打開(kāi)Schematic Editing的空白窗口。以下步驟為創(chuàng)建庫(kù)與視圖的 過(guò)程。 在命令解釋窗口 CIW中，依次選擇File-*-New-*Library,打開(kāi)New Library 窗口。 在New Library窗口中，Name欄輸入庫(kù)文件名ZF （可以自定義），右側(cè) 工藝文件（Technology F

14、ile）欄中，選擇最下方的Don t need a techfile,點(diǎn)擊窗 口左上角的OK。 在 CIW 中，選擇 file-*new-*-cellview,打開(kāi) Create New File 窗口。 在Create New File窗口中,Library Name選取為ZF （與剛才定義一致）,Cell Name 設(shè)置為 D, View Name 選取為 Schematic, Tool 欄選取為Composer-Schematic,點(diǎn)擊 OK,彈出 Schematic Editing 的空口窗口?；赥SPC原理的D觸發(fā)器電路原理圖電路如圖3-1所示創(chuàng)建D觸發(fā)器版圖設(shè)計(jì)步驟 在CIW中，

15、選擇FileOpen,參數(shù)設(shè)置如下：Library Name ZFCell Name DView Name layout點(diǎn)擊OK,打開(kāi)design的空口窗口，以下編輯將實(shí)現(xiàn)D版圖結(jié)構(gòu)如圖所示。 在LSW窗口中,選擇poly drawing作為當(dāng)前編輯層。 選擇Create-*Path或按盲鍵p,來(lái)繪制多晶硅柵體。 在design窗口中，點(diǎn)擊LMB,從坐標(biāo)原點(diǎn)x = 0、y = 0到x = 0、y=連 線poly,之后雙擊LMB或按Return (Enter)鍵，完成柵體繪制。 在LSW窗口中，選擇ndiff drawing層為當(dāng)前編輯層，選擇Create-* Rectangle或按盲鍵r,用以

16、繪制擴(kuò)散區(qū)。 在design窗口中，選擇不在同一直線的任意兩點(diǎn)，點(diǎn)擊LMB形成矩形 擴(kuò)散區(qū)，矩形形狀可在后續(xù)操作中調(diào)整。調(diào)整 ndiff 與 poly path 選擇Window-*-Create Ruler或按盲鍵k,在設(shè)計(jì)窗口中加入Ruler,以便精確控制版圖尺寸。 按Return鍵或點(diǎn)擊LMB完成Ruler的添加，可選擇WindowClear AII37 Rulers或按盲鍵K,刪除添加的Ruler。 選擇EditStretch或按盲鍵s,在設(shè)訃窗口中，使用LMB選擇需要調(diào) 整的LI標(biāo)或LI標(biāo)的一部分，選擇后以高亮顯示，拖動(dòng)鼠標(biāo)至合適位置后釋放， 完成目標(biāo)大小的調(diào)整。注意：調(diào)整path時(shí)

17、，確保只有path的中線高殼顯示，否則，有可能將path 的寬度也進(jìn)行了調(diào)整。繪制 Source 與 Drain 在LSW窗口中，選擇matall作為當(dāng)前編輯層,選擇Create-*Rectangle 或按盲鍵r,繪制一個(gè)矩形，用以源區(qū)金屬連接。 在LSW窗口中，選擇contact dg作為為前編輯層,選擇Create-*Rectangle 或按盲鍵r,繪制兩個(gè)正方形，作為源區(qū)接觸孔。 按照設(shè)計(jì)規(guī)則,調(diào)整contacts與metall的位置。 同時(shí)選擇contacts與metall （選擇一個(gè)口標(biāo)后按Shift鍵，繼續(xù)選擇其 它目標(biāo)，操作與Windows系統(tǒng)相同），選擇EditCopy或按盲鍵

18、c,因?yàn)閙os 器件的對(duì)稱(chēng)性，可通過(guò)拷貝完成漏區(qū)的繪制。 點(diǎn)擊高亮顯示的被選LI標(biāo)實(shí)現(xiàn)拷貝，在空口處點(diǎn)擊LMB實(shí)現(xiàn)粘貼。 按照設(shè)計(jì)規(guī)則，利用Ruler和Stretch調(diào)整版圖尺寸。 選擇OptionsDisplay或按盲鍵e,點(diǎn)亮Axes,選擇Edit-*Move或按 盲鍵m。 選擇所有D版圖的組件，點(diǎn)擊選中并放置到合適位置。 完成繪制后，選擇DesignSave并關(guān)閉窗口。版圖如下器件規(guī)格此電路的掩膜版圖（用COMS技術(shù)設(shè)計(jì)規(guī)則）如圖所示，nMOS晶體管的器 件尺寸寬長(zhǎng)比為（W/L） n= p MOS晶體管的寬長(zhǎng)比為（W/L） p=（。版圖對(duì)應(yīng)工 藝的寄生參數(shù)可以通過(guò)電路提取決定。割 時(shí)鐘信 匸頻車(chē)為SOOMHn時(shí)泵TSPCDFF也路的仿克潑形設(shè)計(jì)規(guī)則的驗(yàn)證及結(jié)果設(shè)計(jì)規(guī)則的驗(yàn)證是版圖與具體工藝的接口，因此就顯得尤為重要，可以進(jìn)行設(shè)計(jì)規(guī)則驗(yàn)證（DRC）o在進(jìn)行驗(yàn)證操作過(guò)程中用到的庫(kù)都應(yīng)位于半前運(yùn)行I錄或山路徑指定鏈接 到該運(yùn)行L1錄。打開(kāi)要驗(yàn)證單元的版圖界面，點(diǎn)擊FILE下的DRACULA DRC,