PCB的阻抗控制

1、 淺談PCB的阻抗控制 隨著電路設計日趨復雜和高速，如何保證各種信號（特別是高速信號）完整性，也就是保證信號質(zhì)量，成為難題。此時，需要借助傳輸線理論進行分析，控制信號線的特征阻抗匹配成為關鍵，不嚴格的阻抗控制，將引發(fā)相當大的信號反射和信號失真，導致設計失敗。常見的信號，如PCI總線、PCI-E總線、USB、以太網(wǎng)、DDR內(nèi)存、LVDS信號等，均需要進行阻抗控制。阻抗控制最終需要通過PCB設計實現(xiàn)，對PCB板工藝也提出更高要求，經(jīng)過與PCB廠的溝通，并結合EDA軟件的使用，我對這個問題有了一些粗淺的認識，愿和大家分享。多層板的結構：為了很好地對PCB進行阻抗控制，首先要了解PCB的結構：通常我們

2、所說的多層板是由芯板和半固化片互相層疊壓合而成的，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構成印制板的基礎材料。而半固化片構成所謂的浸潤層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過程中其厚度會發(fā)生一些變化。通常多層板最外面的兩個介質(zhì)層都是浸潤層，在這兩層的外面使用單獨的銅箔層作為外層銅箔。外層銅箔和內(nèi)層銅箔的原始厚度規(guī)格，一般有0.5OZ、1OZ、2OZ（1OZ約為35um或1.4mil）三種，但經(jīng)過一系列表面處理后，外層銅箔的最終厚度一般會增加將近1OZ左右。內(nèi)層銅箔即為芯板兩面的包銅，其最終厚度與原始厚度相差很小，但由于蝕刻的原因，一般會減少幾個um。多層板的最外

3、層是阻焊層，就是我們常說的“綠油”，當然它也可以是黃色或者其它顏色。阻焊層的厚度一般不太容易準確確定，在表面無銅箔的區(qū)域比有銅箔的區(qū)域要稍厚一些，但因為缺少了銅箔的厚度，所以銅箔還是顯得更突出，當我們用手指觸摸印制板表面時就能感覺到。當制作某一特定厚度的印制板時，一方面要求合理地選擇各種材料的參數(shù)，另一方面，半固化片最終成型厚度也會比初始厚度小一些。下面是一個典型的6層板疊層結構：PCB的參數(shù)：不同的印制板廠，PCB的參數(shù)會有細微的差異，通過與上海嘉捷通電路板廠技術支持的溝通，得到該廠的一些參數(shù)數(shù)據(jù)：表層銅箔：可以使用的表層銅箔材料厚度有三種：12um、18um和35um。加工完成后的最終厚度

4、大約是44um、50um和67um。芯板：我們常用的板材是S1141A，標準的FR-4，兩面包銅，可選用的規(guī)格可與廠家聯(lián)系確定。半固化片：規(guī)格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0.095mm ），實際壓制完成后的厚度通常會比原始值小10-15um左右。同一個浸潤層最多可以使用3個半固化片，而且3個半固化片的厚度不能都相同，最少可以只用一個半固化片，但有的廠家要求必須至少使用兩個。如果半固化片的厚度不夠，可以把芯板兩面的銅箔蝕刻掉，再在兩面用半固化片粘連，這樣可以實現(xiàn)較厚的浸潤層。阻焊層：銅箔上面的阻焊層厚度C28-10u

5、m，表面無銅箔區(qū)域的阻焊層厚度C1根據(jù)表面銅厚的不同而不同，當表面銅厚為45um時C113-15um，當表面銅厚為70um時C117-18um。導線橫截面：以前我一直以為導線的橫截面是一個矩形，但實際上卻是一個梯形。以TOP層為例，當銅箔厚度為1OZ時，梯形的上底邊比下底邊短1MIL。比如線寬5MIL，那么其上底邊約4MIL，下底邊5MIL。上下底邊的差異和銅厚有關，下表是不同情況下梯形上下底的關系。介電常數(shù)：半固化片的介電常數(shù)與厚度有關，下表為不同型號的半固化片厚度和介電常數(shù)參數(shù)：板材的介電常數(shù)與其所用的樹脂材料有關，F(xiàn)R4板材其介電常數(shù)為4.24.7，并且隨著頻率的增加會減小。介質(zhì)損耗因數(shù)

6、：電介質(zhì)材料在交變電場作用下，由于發(fā)熱而消耗的能量稱之謂介質(zhì)損耗，通常以介質(zhì)損耗因數(shù)tan表示。S1141A的典型值為0.015。能確保加工的最小線寬和線距：4mil/4mil。阻抗計算的工具簡介：當我們了解了多層板的結構并掌握了所需要的參數(shù)后，就可以通過EDA軟件來計算阻抗?？梢允褂肁llegro來計算，但這里我向大家推薦另一個工具Polar SI9000，這是一個很好的計算特征阻抗的工具，現(xiàn)在很多印制板廠都在用這個軟件。無論是差分線還是單端線，當計算內(nèi)層信號的特征阻抗時，你會發(fā)現(xiàn)Polar SI9000的計算結果與Allegro僅存在著微小的差距，這跟一些細節(jié)上的處理有關，比如說導線橫截面

7、的形狀。但如果是計算表層信號的特征阻抗，我建議你選擇Coated模型，而不是Surface模型，因為這類模型考慮了阻焊層的存在，所以結果會更準確。下圖是用Polar SI9000計算在考慮阻焊層的情況下表層差分線阻抗的部分截圖：由于阻焊層的厚度不易控制，所以也可以根據(jù)板廠的建議，使用一個近似的辦法：在Surface模型計算的結果上減去一個特定的值，我建議差分阻抗減去8歐姆，單端阻抗減去2歐姆PCB阻抗控制隨著 PCB 信號切換速度不斷增長，當今的 PCB 設計廠商需要理解和控制 PCB 跡線的阻抗。相應于現(xiàn)代數(shù)字電路較短的信號傳輸時間和較高的時鐘速率，PCB 跡線不再是簡單的連接，而是傳輸線。

8、在實際情況中，需要在數(shù)字邊際速度高于1ns或模擬頻率超過300Mhz時控制跡線阻抗。PCB 跡線的關鍵參數(shù)之一是其特性阻抗（即波沿信號傳輸線路傳送時電壓與電流的比值）。印制電路板上導線的特性阻抗是電路板設計的一個重要指標，特別是在高頻電 路的PCB設計中，必須考慮導線的特性阻抗和器件或信號所要求的特性阻抗是否一致，是否匹配。這就涉及到兩個概念：阻抗控制與阻抗匹配，本文重點討論阻抗控制和疊層設計的問題。阻抗控制阻抗控制(eImpedance Controling)，線路板中的導體中會有各種信號的傳遞，為提高其傳輸速率而必須提高其頻率，線路本身若因蝕刻，疊層厚度，導線寬度等不同因素，將會造成阻抗值

9、得變化，使其信號失真。故在高速線路板上的導體，其阻抗值應控制在某一范圍之內(nèi)，稱為“阻抗控制”。PCB 跡線的阻抗將由其感應和電容性電感、電阻和電導系數(shù)確定。影響PCB走線的阻抗的因素主要有: 銅線的寬度、銅線的厚度、介質(zhì)的介電常數(shù)、介質(zhì)的厚度、焊盤的厚度、地線的路徑、走線周邊的走線等。PCB 阻抗的范圍是 25 至120 歐姆。在實際情況下，PCB 傳輸線路通常由一個導線跡線、一個或多個參考層和絕緣材質(zhì)組成。跡線和板層構成了控制阻抗。PCB 將常常采用多層結構，并且控制阻抗也可以采用各種方式來構建。但是，無論使用什么方式，阻抗值都將由其物理結構和絕緣材料的電子特性決定：信號跡線的寬度和厚度跡線

10、兩側的內(nèi)核或預填材質(zhì)的高度跡線和板層的配置內(nèi)核和預填材質(zhì)的絕緣常數(shù)PCB傳輸線主要有兩種形式：微帶線（Microstrip）與帶狀線（Stripline）。微帶線（Microstrip）：微帶線是一根帶狀導線，指只有一邊存在參考平面的傳輸線，頂部和側邊都曝置于空氣中（也可上敷涂覆層），位于絕緣常數(shù) Er 線路板的表面之上，以電源或接地層為參考。如下圖所示：注意：在實際的PCB制造中，板廠通常會在PCB板的表面涂覆一層綠油，因此在實際的阻抗計算中，通常對于表面微帶線采用下圖所示的模型進行計算：帶狀線（Stripline）：帶狀線是置于兩個參考平面之間的帶狀導線，如下圖所示，H1和H2代表的電介質(zhì)

11、的介電常數(shù)可以不同。上述兩個例子只是微帶線和帶狀線的一個典型示范，具體的微帶線和帶狀線有很多種，如覆膜微帶線等，都是跟具體的PCB的疊層結構相關。用于計算特性阻抗的等式需要復雜的數(shù)學計算，通常使用場求解方法，其中包括邊界元素分析在內(nèi)，因此使用專門的阻抗計算軟件SI9000，我們所需做的就是控制特性阻抗的參數(shù)：絕緣層的介電常數(shù)Er、走線寬度W1、W2（梯形）、走線厚度T和絕緣層厚度H。對于W1、W2的說明：此處的W=W1，W1=W2.規(guī)則：W1=W-AW-設計線寬AEtch loss (見上表)走線上下寬度不一致的原因是：PCB板制造過程中是從上到下而腐蝕，因此腐蝕出來的線呈梯形。走線厚度T與該

12、層的銅厚有對應關系，具體如下：銅厚COPPER THICKNESSBase copper thkFor inner layerFor outer layerH OZ0.6mil1.8mil1 OZ1.2MIL2.5MIL2 OZ2.4MIL3.6MIL綠油厚度：*因綠油厚度對阻抗影響較小，故假定為定值0.5mil。我們可以通過控制這幾個參數(shù)來達到阻抗控制的目的，下面以安維的底板PCB為例說明阻抗控制的步驟和SI9000的使用：底板PCB的疊層為下圖所示：第二層為地平面，第五層為電源平面，其余各層為信號層。各層的層厚如下表所示：Layer NameTypeMaterialThinknessCla

13、ssSURFACEAIRTOPCONDUCTORCOPPER0.5 OZROUTINGDIELECTRICFR-43.800MILL2-INNERCONDUCTORCOPPER1 OZPLANEDIELECTRICFR-45.910MILL3-INNERCONDUCTORCOPPER1 OZROUTINGDIELECTRICFR-433.O8MILL4-INNERCONDUCTORCOPPER1 OZROUTINGDIELECTRICFR-45.910MILL5-INNERCONDUCTORCOPPER1 OZPLANEDIELECTRICFR-43.800MILBOTTOMCONDUCTOR

14、COPPER0.5 OZROUTINGSURFACEAIR說明：中間各層間的電介質(zhì)為FR-4，其介電常數(shù)為4.2；頂層和底層為裸層，直接與空氣接觸，空氣的介電常數(shù)為1。需要進行阻抗控制的信號為：DDR的數(shù)據(jù)線，單端阻抗為50歐姆，走線層為TOP和L2、L3層，走線寬度為5mil。時鐘信號CLK和USB數(shù)據(jù)線，差分阻抗控制在100歐姆，走線層為L2、L3層，走線寬度為6mil，走線間距為6mil。對于計算精度的說明:1、對于單端阻抗控制，計算值等于客戶要求值；2、對于其他特性阻抗控制：對于其它所有的阻抗設計(包括差別和特性阻抗)*計算值與名義值差別應小于的阻抗范圍的10%：例如：客戶要求：60+

15、/-10%ohm阻抗范圍=上限66-下限54=12ohms阻抗范圍的10%=12X10%=1.2ohms計算值必須在紅框范圍內(nèi)。其余情況類推。下面利用SI9000計算是否達到阻抗控制的要求：首先計算DDR數(shù)據(jù)線的單端阻抗控制：TOP層：銅厚為0.5OZ，走線寬度為5MIL，距參考平面的距離為3.8MIL，介電常數(shù)為4.2。選擇模型，代入?yún)?shù)，選擇lossless calculation,如圖所示：計算得到單端阻抗為Zo=55.08ohm，與要求相差5歐姆。根據(jù)板廠的反饋，他們將走線寬度改為6MIL以達到阻抗控制，經(jīng)過驗證，在寬度W2=6MIL,W1=7MIL的情況下，計算得到的單端阻抗為Zo=

16、50.56歐姆，符合設計要求。L2層：在L2層的走線模型如下圖所示：代入?yún)?shù)進行計算得到如下圖所示：計算得到單端阻抗為Zo=50.59歐姆，符合設計要求。同理可以得到L3層的單端阻抗，在此不再贅述。下面計算差分阻抗控制：由PCB設計可知，底板PCB中時鐘走線在L3層，USB數(shù)據(jù)線在L2層，走線寬度均為6MIL,間距為6MIL。時鐘信號選擇的模型如下所示：按照提供給板廠的數(shù)據(jù)計算得到的結果如下圖所示：根據(jù)板廠的反饋，差分阻抗只能做到85歐姆，與計算結果接近（他們可以微調(diào)板層厚度，但不能調(diào)線）。但是改變線間距為12MIL時，計算得到的差分阻抗為92.97歐姆，再將線寬調(diào)為5MIL時，差分阻抗為98

17、.99歐姆，基本符合設計要求。經(jīng)驗小結1、當差分走線在中間信號層走線時，差分阻抗的控制比較困難，因為精度不夠，就是說改變介質(zhì)層厚度對差分阻抗的影響不大，只有改變走線的間距才對差分阻抗影響較大。但是當走線在頂層或底層時，差分阻抗就比較好控制，很容易達到設計要求，通過實際計算發(fā)現(xiàn)，重要的信號線最好走表層，容易進行阻抗控制，尤其是時鐘信號差分對。2、在PCB設計之前，首先必須通過阻抗計算，把PCB的疊層參數(shù)確定，如各層的銅厚，介質(zhì)層的厚度等等，還有差分走線的寬度和間距都需要事先計算得出，這些就是PCB的前端仿真，保證重要的信號線的阻抗控制滿足設計要求。3、關于介電常數(shù)Er的問題：以我們使用最多的FR

18、-4介質(zhì)的材料板為例：實際多層板是芯板和壓合樹脂層堆疊而成，其芯板本身也是由半固化片組合而成。常用的三種半固化片技術指標如下表1 所示。半固化片組合的介電常數(shù)不是簡單的算術平均，甚至在構成微帶線和帶狀線時的Er值也有所不同。另一方面，F(xiàn)R-4的Er也隨信號頻率的變化有一定改變，不過在1GHz 以下一般認為FR-4 材料的Er 值約4.2。通常計算時采用4.2。4、在實際的阻抗控制中，一般采用介質(zhì)為FR-4，其Er約4.2，線條厚度t對阻抗影響較小，實際主要可以調(diào)整的是H和W，W(設計線寬)一般情況下是 由設計人員決定的，但在設計時應充分考慮線寬對阻抗的配合性和實際加工精度。當然，采用較小的W

19、值后線條厚度t 的影響就不容忽視了。H(介質(zhì)層厚度)對阻抗控制的影響最大，實際H 有兩類情況：一種是芯板，材料供應商所提供的板材中H的厚度也是由以上三種半固化片組合而成，但其在組合的過程中必然會考慮三種材料的特性，而絕非無條件 的任意組合，因此板材的厚度就有了一定的規(guī)定，形成了一個相應的清單，同時H 也有了一定的限制。如0.17mm 1/1的芯板為 2116 1，0.4mm 1/1的芯板為10802+76281等。另一種是多層板中壓合部分的厚度：其方法基本上與前相同但需注意銅層的損失。如內(nèi)電層間用半固化片進行填 充，因在制作內(nèi)層的過程中銅箔被蝕刻掉的部分很少，則半固化片中樹脂對該區(qū)的填充亦很少

20、，則半固化片的厚度損失可忽略。反之，如信號層之間用半固化片進行 填充，由于銅箔被蝕刻掉的部分較多，則半固化片的厚度損失會很大且難以估計。因此，有人建議在內(nèi)層的信號層要求鋪銅以減少厚度損失。（上述資料來源于：P C B 高速數(shù)字設計中的阻抗控制（西南電子電信技術研究所 陳飛）5、特征阻抗與傳輸線的寬度是成反比的,寬度越寬，阻抗越低,反之則阻抗更高。6、在有些板的設計要求中對板層厚度有限制時，此時要達到比較好的阻抗控制，采用好的疊層設計非常關鍵。從實際的計算中可以得出以下結論：a. 每個信號層都要有參考平面相鄰, 能保證其阻抗和信號質(zhì)量;b. 每個電源層都要有完整的地平面相鄰, 使得電源的性能得以

21、較好的保證;7、關于差分走線的線寬和間距對阻抗控制的討論：通過軟件計算發(fā)現(xiàn)，改變差分對的間距對阻抗控制的影響較大，但是這里涉及到另一個問題，就是差分對的耦合問題。差分對耦合的主要目的是增強對外界的抗干擾能力和抑止EMI。耦合分為緊耦合方式( 即差分對線間距小于或等于線寬) 和松耦合方式。如果能保證周圍所有的走線離差分對較遠（比如遠遠大于3 倍的線寬），那么差分走線可以不用保證緊密的耦合，最關鍵的是保證走線長度相等即可。（可以參見Johnson 的信號完整性網(wǎng)站上的關于差分走線的闡述，他就要求他的layout 工程師將差分線離得較遠，這樣可以方面繞線）。只是目前大多數(shù)多層高速的PCB 板走線空間

22、很緊密，根本無法將差分走線和其它走線隔離開來，所以這時候保持緊密的耦合以增加抗干擾能力是應該的。緊耦合不是差分走線的必要條件，但是在空間不夠時走線采用緊耦合方式能夠增強差分走線的抗干擾能力。因此，對于差分對的阻抗控制問題，怎么調(diào)節(jié)各個參數(shù)需要綜合考慮上述因素，擇優(yōu)選擇。一般情況下不輕易調(diào)整差分對的間距和線寬。延伸：差分對走線的PCB要求（1）確定走線模式、參數(shù)及阻抗計算。差分對走線分外層微帶線差分模式和內(nèi)層帶狀線差分模式兩種，通過合理設置參數(shù)，阻抗可利用相關阻抗計算軟件(如POLAR-SI9000)計算也可利用阻抗計算公式計算。（2）走平行等距線。確定走線線寬及間距，在走線時要嚴格按照計算出的

23、線寬和間距，兩線間距要一直保持不變，也就是要保持平行。平行的方式有兩種： 一種為兩條線走在同一線層(side-by-side)，另一種為兩條線走在上下相兩層(over-under)。一般盡量避免使用后者即層間差分信號， 因為在PCB板的實際加工過程中，由于層疊之間的層壓對準精度大大低于同層蝕刻精度，以及層壓過程中的介質(zhì)流失，不能保證差分線的間距等于層間介質(zhì)厚度， 會造成層間差分對的差分阻抗變化。困此建議盡量使用同層內(nèi)的差分。（3）.緊耦合原則。在計算線寬和間距時最好遵守緊耦合的原則，也就是差分對線間距小于或等于線寬。當兩條差分信號線距離很近時，電流傳輸方向相反，其磁場相互抵消，電場相互耦合，電

24、磁輻射也要小得多。（4）.走短線、直線。為確保信號的質(zhì)量，差分對走線應該盡可能地短而直，減少布線中的過孔數(shù)，避免差分對布線太長，出現(xiàn)太多的拐彎，拐彎處盡量用45或弧線，避免90拐彎。（5）.不同差分線對間處理。差分對對走線方式的選擇沒有限制，微帶線和帶狀線均可，但是必須注意要有良好的參考平面。對不同差分線之間的間距要求間隔不能太小，至少應大于35倍差分線間距。必要時在不同差分線對之間加地孔隔離以防止相互問的串擾。（6）.遠離其它信號。對差分對信號和其它信號比如TTL信號，最好使用不同的走線層，如果因為設計限制必須使用同一層走線，差分對和TTL的距離應該足夠遠，至少應該大于35倍差分線間距。（7）.差分信號不可以跨平面分割。盡管兩根差分信號互為回流路徑，跨分割不會割斷信號的回流，但是跨分割部分的傳輸線會因為缺少參考平面而導致阻抗的不連續(xù)(如圖箭頭處所示，其中GND1、GND2為LVDS相鄰的地平面)。8、PADS LAYO