第5章微機總線

1、Principle of Microcomputer and Interface Techniques微機原理與接口技術(shù)第第 5 5 章微機章微機總線總線5.1 5.1 總線技術(shù)總線技術(shù)5.2 80865.2 8086的引腳信號的引腳信號5.3 80865.3 8086的總線時序的總線時序5.4 5.4 奔騰處理器引腳和時序奔騰處理器引腳和時序5.5 5.5 微機系統(tǒng)總線微機系統(tǒng)總線本本 章章 內(nèi)內(nèi) 容容5.1 5.1 總線技術(shù)總線技術(shù)5.2 80865.2 8086的引腳信號的引腳信號5.3 80865.3 8086的總線時序的總線時序5.4 5.4 奔騰處理器引腳和時序奔騰處理器引腳和時序

2、5.5 5.5 微機系統(tǒng)總線微機系統(tǒng)總線本本 章章 內(nèi)內(nèi) 容容5.1 5.1 總線技術(shù)總線技術(shù)微型計算機系統(tǒng)的總線結(jié)構(gòu)微型計算機系統(tǒng)的總線結(jié)構(gòu)以總線作為信息傳輸?shù)墓餐ǖ酪钥偩€作為信息傳輸?shù)墓餐ǖ揽偩€結(jié)構(gòu)的特點總線結(jié)構(gòu)的特點通過總線相互連接、實現(xiàn)數(shù)據(jù)傳輸通過總線相互連接、實現(xiàn)數(shù)據(jù)傳輸組態(tài)靈活、易于擴展等組態(tài)靈活、易于擴展等廣泛應(yīng)用的總線都實現(xiàn)了廣泛應(yīng)用的總線都實現(xiàn)了標(biāo)準(zhǔn)化，便于標(biāo)準(zhǔn)化，便于在互在互連各個部件時遵循共同的總線規(guī)范連各個部件時遵循共同的總線規(guī)范5.1.1 5.1.1 總線類型總線類型 總線連接方法廣泛用于微機系統(tǒng)的各個連接層次上總線連接方法廣泛用于微機系統(tǒng)的各個連接層次上l芯片總

3、線：芯片總線：大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線）大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線）l局部總線：局部總線：元件級總線，一個單板機或一個插件板的板內(nèi)總線，元件級總線，一個單板機或一個插件板的板內(nèi)總線，用于板上各芯片的連接。用于板上各芯片的連接。一般稱為系統(tǒng)總線，又稱微機總線或板級總線，是主機一般稱為系統(tǒng)總線，又稱微機總線或板級總線，是主機板中微處理器、存儲器及板中微處理器、存儲器及I/OI/O接口電路之間，主機模板與接口電路之間，主機模板與各種接口模板之間。是微機中最重要的一種總線各種接口模板之間。是微機中最重要的一種總線微機系統(tǒng)之間以及微機系統(tǒng)與外部設(shè)備之間微機系統(tǒng)之間以

4、及微機系統(tǒng)與外部設(shè)備之間微機總線層次結(jié)構(gòu)微機總線層次結(jié)構(gòu)I/O接口接口ROM RAMCPU（片內(nèi)片內(nèi)總線總線）主機板主機板擴充存儲器擴充存儲器計算機計算機通信接口通信接口打印機打印機打印機接口打印機接口智能儀表智能儀表儀表接口儀表接口局域網(wǎng)絡(luò)局域網(wǎng)絡(luò)網(wǎng)絡(luò)接口網(wǎng)絡(luò)接口5.1.2 5.1.2 總線的數(shù)據(jù)傳輸總線的數(shù)據(jù)傳輸主設(shè)備主設(shè)備(Master)(Master)：控制總線完成數(shù)據(jù)傳輸：控制總線完成數(shù)據(jù)傳輸從設(shè)備從設(shè)備(Slave)(Slave)：被動實現(xiàn)數(shù)據(jù)交換：被動實現(xiàn)數(shù)據(jù)交換某一時刻，只能有一個主設(shè)備控制總線，某一時刻，只能有一個主設(shè)備控制總線，其他設(shè)備此時可以作為從設(shè)備其他設(shè)備此時可以作為

5、從設(shè)備某一時刻，只能有一個設(shè)備向總線發(fā)送數(shù)據(jù)，某一時刻，只能有一個設(shè)備向總線發(fā)送數(shù)據(jù)，但可以有多個設(shè)備從總線接收數(shù)據(jù)但可以有多個設(shè)備從總線接收數(shù)據(jù)1. 1. 總線操作總線操作總線請求和仲裁（總線請求和仲裁（Bus request & ArbitrationBus request & Arbitration）使用總線的主模塊提出申請使用總線的主模塊提出申請總線仲裁機制確定把總線分配給請求模塊總線仲裁機制確定把總線分配給請求模塊尋址（尋址（AddressingAddressing）主模塊發(fā)出將要訪問的從模塊地址信息以及有主模塊發(fā)出將要訪問的從模塊地址信息以及有關(guān)命令，啟動從模塊關(guān)命令，啟動從模塊數(shù)

6、據(jù)傳送（數(shù)據(jù)傳送（Data TransferData Transfer）源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標(biāo)模塊源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標(biāo)模塊結(jié)束（結(jié)束（EndingEnding）數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，讓出總線讓出總線2. 2. 總線仲裁總線仲裁總線仲裁：決定當(dāng)前控制總線的主設(shè)備總線仲裁：決定當(dāng)前控制總線的主設(shè)備集中仲裁集中仲裁系統(tǒng)有一個中央系統(tǒng)有一個中央仲裁器（控制器仲裁器（控制器），負責(zé)），負責(zé)主模主模塊的總線請求和分配總線的使用塊的總線請求和分配總線的使用分布仲裁分布仲裁不不需要中央仲裁器需要中央仲裁器各個各個主模塊

7、都有自己的仲裁器和唯一的仲裁號主模塊都有自己的仲裁器和唯一的仲裁號主模塊請求總線時，發(fā)送其仲裁號主模塊請求總線時，發(fā)送其仲裁號比較各個主設(shè)備仲裁號決定比較各個主設(shè)備仲裁號決定3. 3. 同步方式同步方式同步時序同步時序總線操作過程由共用的總線時鐘信號控制總線操作過程由共用的總線時鐘信號控制適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備好信號讓快速器件等待慢速器件（半同步）好信號讓快速器件等待慢速器件（半同步）處理器控制的總線時序采用同步時序處理器控制的總線時序采用同步時序異步時序異步時序總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號控制總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號控制傳

8、輸?shù)拈_始伴隨有啟動（選通或讀寫）信號傳輸?shù)拈_始伴隨有啟動（選通或讀寫）信號傳輸?shù)慕Y(jié)束有一個確認信號，進行應(yīng)答傳輸?shù)慕Y(jié)束有一個確認信號，進行應(yīng)答操作周期可變、可以混合慢速和快速器件操作周期可變、可以混合慢速和快速器件4. 4. 傳輸類型傳輸類型讀數(shù)據(jù)傳送讀數(shù)據(jù)傳送：數(shù)據(jù)由從設(shè)備到主設(shè)備：數(shù)據(jù)由從設(shè)備到主設(shè)備寫數(shù)據(jù)傳送寫數(shù)據(jù)傳送：數(shù)據(jù)由主設(shè)備到從設(shè)備：數(shù)據(jù)由主設(shè)備到從設(shè)備猝發(fā)傳送猝發(fā)傳送（數(shù)據(jù)塊傳送）（數(shù)據(jù)塊傳送）給出起始地址，將固定塊長的數(shù)據(jù)一個接一個給出起始地址，將固定塊長的數(shù)據(jù)一個接一個地從相鄰地址讀出或?qū)懭氲貜南噜彽刂纷x出或?qū)懭雽懞笞x寫后讀（Read-After-WriteRead-Aft

9、er-Write）先寫后讀同一個地址單元，適用于校驗先寫后讀同一個地址單元，適用于校驗讀修改寫讀修改寫（Read-Modify-WriteRead-Modify-Write）先讀后寫同一個地址單元，適用共享數(shù)據(jù)保護先讀后寫同一個地址單元，適用共享數(shù)據(jù)保護廣播廣播（BroadcastBroadcast）一個主設(shè)備對多個從設(shè)備的寫入操作一個主設(shè)備對多個從設(shè)備的寫入操作5. 5. 性能指標(biāo)性能指標(biāo)總線寬度總線寬度總線能夠同時傳送的數(shù)據(jù)位數(shù)總線能夠同時傳送的數(shù)據(jù)位數(shù)位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大總線頻率總線頻率總線信號的時鐘頻率總線信號的時鐘頻率時鐘頻率越高，工作

10、速度越快時鐘頻率越高，工作速度越快總線帶寬（總線帶寬（BandwidthBandwidth）單位時間傳輸?shù)臄?shù)據(jù)量單位時間傳輸?shù)臄?shù)據(jù)量總線帶寬越大，總線性能越高總線帶寬越大，總線性能越高總線帶寬總線帶寬總線帶寬總線傳輸速率吞吐率總線帶寬總線傳輸速率吞吐率總線帶寬傳輸?shù)臄?shù)據(jù)量總線帶寬傳輸?shù)臄?shù)據(jù)量需要的時間需要的時間常用單位常用單位每秒兆字節(jié)（每秒兆字節(jié)（MB/sMB/s）每秒兆位（每秒兆位（Mb/sMb/s）或每秒位（）或每秒位（bpsbps）5MHz5MHz的的80868086微處理器微處理器1616（4 40.20.21010-6-6）bpsbps202010106 6 bps bps2.5

11、MB/S2.5 MB/S66MHz66MHz的的PentiumPentium，基本非流水線總線周期，基本非流水線總線周期64642 2666610106 6 bps bps264 MB/S264 MB/S66MHz66MHz的的PentiumPentium，2-1-1-12-1-1-1猝發(fā)讀周期猝發(fā)讀周期32325 5666610106 6 B/S B/S422.4 MB/S422.4 MB/S舉例5.1.3 5.1.3 總線信號和時序總線信號和時序地址總線地址總線主控模塊（如處理器）的主控模塊（如處理器）的地址總線都是輸出的地址總線都是輸出的從模塊（如存儲器或從模塊（如存儲器或I/OI/O端

12、口）的端口）的地址總線都是地址總線都是輸入的輸入的數(shù)據(jù)總線數(shù)據(jù)總線雙向傳輸，在主從模塊間傳送、交換數(shù)據(jù)信息雙向傳輸，在主從模塊間傳送、交換數(shù)據(jù)信息控制總線控制總線有輸出也有輸入信號有輸出也有輸入信號基本功能是控制存儲器及基本功能是控制存儲器及I/OI/O讀寫操作讀寫操作還包括中斷與還包括中斷與DMADMA控制、總線仲裁、數(shù)據(jù)傳輸握控制、總線仲裁、數(shù)據(jù)傳輸握手聯(lián)絡(luò)等手聯(lián)絡(luò)等1. 1. 引腳信號引腳信號信號的功能信號的功能用英文單詞或英文縮寫表示引腳名稱用英文單詞或英文縮寫表示引腳名稱信號的流向信號的流向處理器輸出到外部，從外部輸入到處理器內(nèi)部處理器輸出到外部，從外部輸入到處理器內(nèi)部有效方式有效方

13、式低電平、高電平有效，上升沿、下降沿有效低電平、高電平有效，上升沿、下降沿有效高電平和低電平都有效高電平和低電平都有效三態(tài)能力三態(tài)能力高阻狀態(tài)放棄對引腳的控制高阻狀態(tài)放棄對引腳的控制其他設(shè)備控制該引腳其他設(shè)備控制該引腳引腳信號的功能示意引腳信號的功能示意2. 2. 總線時序總線時序總線時序（總線時序（TimingTiming）描述總線信號隨時間變化的規(guī)律以及總線信號描述總線信號隨時間變化的規(guī)律以及總線信號間的相互關(guān)系間的相互關(guān)系采用時序圖形象化地表現(xiàn)時序采用時序圖形象化地表現(xiàn)時序指令周期指令周期一條指令從取指、譯碼到最終執(zhí)行完成的過程一條指令從取指、譯碼到最終執(zhí)行完成的過程總線周期或機器周期總

14、線周期或機器周期伴隨有數(shù)據(jù)交換的總線操作伴隨有數(shù)據(jù)交換的總線操作T T狀態(tài)狀態(tài)處理器的基本工作節(jié)拍，對應(yīng)時鐘周期處理器的基本工作節(jié)拍，對應(yīng)時鐘周期5.2 80865.2 8086的引腳信號的引腳信號8086/8088 CPU8086/8088 CPU共有共有4040個引腳。由于個引腳。由于80888088的的外部數(shù)據(jù)總線為外部數(shù)據(jù)總線為8 8位，而位，而80868086為為1616位，因此，位，因此，二者的外部引腳功能并不完全相同。二者的外部引腳功能并不完全相同。5.1 5.1 總線技術(shù)總線技術(shù)5.2 80865.2 8086的引腳信號的引腳信號5.3 80865.3 8086的總線時序的總線

15、時序5.4 5.4 奔騰處理器引腳和時序奔騰處理器引腳和時序5.5 5.5 微機系統(tǒng)總線微機系統(tǒng)總線本本 章章 內(nèi)內(nèi) 容容5.2 80865.2 8086的引腳信號的引腳信號12345678910111213141516171819204039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15A16 / S3A17 / S4A18 / S5A19 / S6BHE*/S7MN / MX*RD

16、*RQ0*/ GT0* (HOLD *)RQ1* /GT1* (HLDA *)LOCK * (WR *)S2* (M / IO * )S1* (DT / R * )S0 * (DEN * )ALEINTATEST*READYRESET808680868086的引腳圖的引腳圖5.2 80865.2 8086的引腳信號的引腳信號12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI

17、 INTR CLK GNDVCCA15A16 / S3A17 / S4A18 / S5A19 / S6SS0* (HIGH)MN / MX*RD*HOLD (RQ)*/ GT0*)HLDA (RQ1* /GT1*)WR* (LOCK*)M / IO ( S2* )DT / R* ( S1* )DEN ( S0 )ALEINTATEST*READYRESET808880888088的引腳圖的引腳圖5.2 80865.2 8086的引腳信號的引腳信號分類學(xué)習(xí)這分類學(xué)習(xí)這4040個引腳（總線）信號個引腳（總線）信號1.1. 數(shù)據(jù)和地址引腳數(shù)據(jù)和地址引腳2.2. 讀寫控制引腳讀寫控制引腳3.3. 中斷

18、請求和響應(yīng)引腳中斷請求和響應(yīng)引腳4.4. 總線請求和響應(yīng)引腳總線請求和響應(yīng)引腳5.5. 其它引腳其它引腳5.2.1 5.2.1 地址地址/ /數(shù)據(jù)引腳數(shù)據(jù)引腳AD15AD15AD0AD0（Address/DataAddress/Data）地址地址/ /數(shù)據(jù)數(shù)據(jù)分時復(fù)用引腳，共分時復(fù)用引腳，共1616個引腳個引腳單向輸出地址總線，雙向數(shù)據(jù)總線，三態(tài)輸出單向輸出地址總線，雙向數(shù)據(jù)總線，三態(tài)輸出A19/S6A19/S6A16/S3A16/S3（Address/StatusAddress/Status）地址地址/ /狀態(tài)狀態(tài)分時復(fù)用引腳，分時復(fù)用引腳，4 4個三態(tài)輸出信號個三態(tài)輸出信號輸出高輸出高4

19、4位地址、狀態(tài)信號位地址、狀態(tài)信號BHEBHE* */S7/S7（Byte High Enable/StatusByte High Enable/Status）高字節(jié)允許高字節(jié)允許/ /狀態(tài)狀態(tài)分時復(fù)用引腳，三態(tài)輸出信號分時復(fù)用引腳，三態(tài)輸出信號輸出低有效表示傳送高字節(jié)數(shù)據(jù)，狀態(tài)信號輸出低有效表示傳送高字節(jié)數(shù)據(jù)，狀態(tài)信號總線復(fù)用：同一引腳在不同時刻具有不同功能總線復(fù)用：同一引腳在不同時刻具有不同功能5.2.1 5.2.1 地址地址/ /數(shù)據(jù)引腳數(shù)據(jù)引腳由于微機連接外設(shè)的能力有限以及由于微機連接外設(shè)的能力有限以及I/OI/O地址空間不地址空間不需要很大需要很大，所以，所以80868086處理器在

20、尋址外設(shè)時只使用處理器在尋址外設(shè)時只使用了了2020位物理地址的低位物理地址的低1616位，即位，即A15-A0.A15-A0.如果仍然按照每個如果仍然按照每個I/OI/O地址對應(yīng)一個字節(jié)數(shù)據(jù)，那地址對應(yīng)一個字節(jié)數(shù)據(jù)，那么么1616位位I/OI/O地址總線具有地址總線具有64K64K個個8 8位端口位端口如果將以偶數(shù)地址開始的連續(xù)兩個如果將以偶數(shù)地址開始的連續(xù)兩個I/OI/O地址作為一地址作為一個個1616位位I/OI/O端口，則端口，則1616位位I/OI/O地址總線具有地址總線具有32K32K個個1616位端口。位端口。5.2.2 5.2.2 讀寫控制信號讀寫控制信號8088086 6的兩

21、種組態(tài)模式的兩種組態(tài)模式 8088/80868088/8086具有兩種組態(tài)，構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)具有兩種組態(tài)，構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)，如系統(tǒng)中只有一個構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)，如系統(tǒng)中只有一個808680868088086 6本身提供所有的系統(tǒng)總線信號本身提供所有的系統(tǒng)總線信號構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如與數(shù)值協(xié)處理器構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如與數(shù)值協(xié)處理器80878087一起構(gòu)成系統(tǒng)時一起構(gòu)成系統(tǒng)時此時，此時，8088086 6和總線控制器和總線控制器82888288共同形成系統(tǒng)總線信號共同形成系統(tǒng)總線信號最小工作模式下硬件邏輯圖最小工作模式下硬件邏輯圖地地5V讀

22、寫控讀寫控制制讀寫讀寫控制控制讀寫讀寫控制控制CSH奇地址存奇地址存儲體儲體8284時鐘時鐘發(fā)生器發(fā)生器/RESRDYCBD7 D0D15 D8DBCSL偶地址存偶地址存儲體儲體CSI/O接口接口ABA0A1 A19BHE STB OE8282鎖存器鎖存器8086CPUMN/MX INTA RD CLK WRREADY M/IORESETALEBHE A19-A16 AD15-AD0DEN DT/R TOE 8286 收發(fā)器收發(fā)器D15D0最大工作模式下硬件邏輯圖最大工作模式下硬件邏輯圖地地地地讀寫讀寫控制控制讀寫讀寫控制控制讀寫讀寫控制控制CSI/O接口接口 STB OE8282鎖存器鎖存器

23、TOE8286TOE 8286 收發(fā)器收發(fā)器8284時鐘時鐘發(fā)生器發(fā)生器RESETREADYA1 A19A0BHEABD7 D0D15 D8DBCBD15D0CSH奇地址奇地址存儲體存儲體CSL偶地址偶地址存儲體存儲體8288S0 INTAS1 MRDCS2 MWTCDEN IORCDT/R IOWC ALE8086CPUS0S1S2MN/MX CLK READY RESET BHE A19-A16 AD15-AD01. 1. 基本讀寫引腳基本讀寫引腳ALEALE（Address Latch EnableAddress Latch Enable）地址鎖存允許地址鎖存允許，三態(tài)、輸出、高電平有效

24、，三態(tài)、輸出、高電平有效有效時，表示復(fù)用引腳正在傳送地址信號有效時，表示復(fù)用引腳正在傳送地址信號M/IOM/IO* *（Memory/Input and OutputMemory/Input and Output）訪問存儲器或者訪問存儲器或者I/OI/O，三態(tài)、輸出、高低電平均有效，三態(tài)、輸出、高低電平均有效高電平（高電平（M M），表示處理器訪問存儲器），表示處理器訪問存儲器低電平時（低電平時（IOIO* *），表示處理器訪問），表示處理器訪問I/OI/O端口端口WRWR* *（WriteWrite）寫控制寫控制，三態(tài)、輸出、低電平有效，三態(tài)、輸出、低電平有效有效時，表示處理器正將數(shù)據(jù)寫到存

25、儲單元或有效時，表示處理器正將數(shù)據(jù)寫到存儲單元或I/OI/O端口端口RDRD* *（ReadRead）讀控制讀控制，三態(tài)、輸出、低電平有效，三態(tài)、輸出、低電平有效有效時，表示處理器正從存儲單元或有效時，表示處理器正從存儲單元或I/OI/O端口讀取數(shù)據(jù)端口讀取數(shù)據(jù)2. 2. 基本總線操作基本總線操作存儲器讀存儲器讀（Memory ReadMemory Read）處理器從存儲器讀取代碼或讀取操作數(shù)處理器從存儲器讀取代碼或讀取操作數(shù)每條指令執(zhí)行前都需從主存取指每條指令執(zhí)行前都需從主存取指以存儲單元為源操作數(shù)的指令在執(zhí)行時以存儲單元為源操作數(shù)的指令在執(zhí)行時存儲器寫存儲器寫（Memory WriteMe

26、mory Write）處理器向存儲器寫入操作數(shù)處理器向存儲器寫入操作數(shù)以存儲單元為目的操作數(shù)的指令在執(zhí)行時以存儲單元為目的操作數(shù)的指令在執(zhí)行時I/OI/O讀讀（Input/Output ReadInput/Output Read）處理器從外設(shè)讀取操作數(shù)處理器從外設(shè)讀取操作數(shù)只有執(zhí)行輸入指令只有執(zhí)行輸入指令I(lǐng)NIN時才有時才有I/OI/O寫寫（Input/Output WriteInput/Output Write）處理器向外設(shè)寫出操作數(shù)處理器向外設(shè)寫出操作數(shù)只有執(zhí)行輸出指令只有執(zhí)行輸出指令OUTOUT時才有時才有讀寫控制信號的組合讀寫控制信號的組合M/IO*、WR*和和RD*是最基本的控制信號

27、是最基本的控制信號組合組合后，控制后，控制4種基本的總線周期種基本的總線周期總線周期總線周期M/IO*WR*RD*存儲器讀存儲器讀 MEMRMEMR* *高高高高低低存儲器寫存儲器寫 MEMWMEMW* *高高低低高高I/OI/O讀讀 IORIOR* *低低高高低低I/OI/O寫寫 IOWIOW* *低低低低高高3. 3. 同步操作引腳同步操作引腳同步操作同步操作讀寫讀寫操作需要操作需要保證保證存儲器或外設(shè)存儲器或外設(shè)與與處理器處理器速度速度一致，否則一致，否則，慢速的，慢速的I/OI/O或存儲器發(fā)出一個或存儲器發(fā)出一個信號，信號，讓讓快速的處理器等待快速的處理器等待READY-READY-就

28、緒就緒( (準(zhǔn)備好準(zhǔn)備好) )是一個輸入給處理器的是一個輸入給處理器的信號信號，高電平有效表示，高電平有效表示可以進行數(shù)據(jù)讀寫可以進行數(shù)據(jù)讀寫所以，存儲器或所以，存儲器或I/OI/O端口可利用端口可利用該信號該信號無效來請無效來請求求處理器等待處理器等待數(shù)據(jù)的到達數(shù)據(jù)的到達處理器在進行讀寫前檢測處理器在進行讀寫前檢測READYREADY引腳引腳5.2.3 5.2.3 其他控制信號其他控制信號處理器必定具有處理器必定具有地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線基本讀寫控制信號基本讀寫控制信號還有還有中斷請求和響應(yīng)信號中斷請求和響應(yīng)信號總線請求和響應(yīng)信號總線請求和響應(yīng)信號時鐘信號、復(fù)位信號時鐘信號、復(fù)位信

29、號電源電源VccVcc地線地線GNDGND1. 1. 中斷請求和響應(yīng)引腳中斷請求和響應(yīng)引腳INTRINTR（Interrupt RequestInterrupt Request）可屏蔽中斷請求可屏蔽中斷請求，高電平有效的輸入信號，高電平有效的輸入信號有效時，表示中斷請求設(shè)備向處理器申請可屏蔽中斷有效時，表示中斷請求設(shè)備向處理器申請可屏蔽中斷中斷中斷IFIF標(biāo)志對該中斷請求進行屏蔽標(biāo)志對該中斷請求進行屏蔽主要用于實現(xiàn)外設(shè)數(shù)據(jù)交換的中斷服務(wù)主要用于實現(xiàn)外設(shè)數(shù)據(jù)交換的中斷服務(wù)INTAINTA* *（Interrupt AcknowledgeInterrupt Acknowledge）可屏蔽中斷響應(yīng)可

30、屏蔽中斷響應(yīng)，低電平有效的輸出信號，低電平有效的輸出信號有效時，表示來自有效時，表示來自INTRINTR引腳的中斷請求已被處理器響應(yīng)引腳的中斷請求已被處理器響應(yīng)NMINMI（Non-Maskable InterruptNon-Maskable Interrupt）不可屏蔽中斷請求不可屏蔽中斷請求，上升沿有效的輸入信號，上升沿有效的輸入信號有效時，表示外界向有效時，表示外界向CPUCPU申請不可屏蔽中斷申請不可屏蔽中斷中斷級別高于可屏蔽中斷請求中斷級別高于可屏蔽中斷請求INTRINTR常用于處理系統(tǒng)發(fā)生故障等緊急情況下的中斷服務(wù)常用于處理系統(tǒng)發(fā)生故障等緊急情況下的中斷服務(wù)2. 2. 總線請求和響

31、應(yīng)引腳總線請求和響應(yīng)引腳HOLDHOLD總線請求總線請求，高電平有效的輸入信號，高電平有效的輸入信號有效時，表示其他總線主控設(shè)備申請使用總線有效時，表示其他總線主控設(shè)備申請使用總線HLDAHLDA（HOLD AcknowledgeHOLD Acknowledge）總線響應(yīng)總線響應(yīng)，高電平有效的輸出信號，高電平有效的輸出信號有效時，表示處理器已響應(yīng)總線請求有效時，表示處理器已響應(yīng)總線請求CPUCPU進行總線進行總線釋放釋放：處理器的地址總線：處理器的地址總線、數(shù)據(jù)總、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線呈現(xiàn)高阻線及具有三態(tài)輸出能力的控制總線呈現(xiàn)高阻狀狀態(tài)，使總線請求設(shè)備可以順利接管和使用總線。態(tài)

32、，使總線請求設(shè)備可以順利接管和使用總線。3. 3. 其他引腳其他引腳RESETRESET復(fù)位復(fù)位，高電平有效的輸入信號，高電平有效的輸入信號有效時，將迫使處理器回到其初始狀態(tài)有效時，將迫使處理器回到其初始狀態(tài)80868086復(fù)位后，寄存器復(fù)位后，寄存器CSCSFFFFHFFFFH，IPIP0000H0000HCLKCLK（ClockClock）時鐘時鐘輸入，頻率穩(wěn)定的數(shù)字信號輸入，頻率穩(wěn)定的數(shù)字信號處理器的基本操作節(jié)拍處理器的基本操作節(jié)拍頻率的倒數(shù)是時鐘周期的時間長度頻率的倒數(shù)是時鐘周期的時間長度5.1 5.1 總線技術(shù)總線技術(shù)5.2 80865.2 8086的引腳信號的引腳信號5.3 808

33、65.3 8086的總線時序的總線時序5.4 5.4 奔騰處理器引腳和時序奔騰處理器引腳和時序5.5 5.5 微機系統(tǒng)總線微機系統(tǒng)總線本本 章章 內(nèi)內(nèi) 容容5.3 80865.3 8086的總線時序的總線時序處理器以統(tǒng)一的時鐘信號為基準(zhǔn)，控制其他處理器以統(tǒng)一的時鐘信號為基準(zhǔn)，控制其他信號跟隨時鐘相應(yīng)改變，實現(xiàn)總線操作信號跟隨時鐘相應(yīng)改變，實現(xiàn)總線操作80868086處理器的基本總線周期由處理器的基本總線周期由4 4個時鐘周期個時鐘周期構(gòu)成，分別使用構(gòu)成，分別使用T1T1、T2T2、T3T3、T4T4表述。表述。每個每個時鐘周期時鐘周期，80868086將進行不同的具體操作、將進行不同的具體操作

34、、處于處于不同的操作狀態(tài)（不同的操作狀態(tài)（StateState）4 4個基本總線周期個基本總線周期讀總線周期：存儲器讀和讀總線周期：存儲器讀和I/OI/O讀讀寫總線周期：存儲器寫和寫總線周期：存儲器寫和I/OI/O寫寫T4T3T2T1ALECLKA19/S6 A16/S3AD15 AD0A7 A0輸出數(shù)據(jù)輸出數(shù)據(jù)地址輸出地址輸出S6 S3狀態(tài)輸出狀態(tài)輸出WR*或或RD*IO/M*一個總線周期一個總線周期5.3.1 5.3.1 寫總線周期寫總線周期寫總線周期用來完成寫總線周期用來完成對存儲器或?qū)Υ鎯ζ骰騃/OI/O的的一次寫操作一次寫操作T1T1狀態(tài)狀態(tài)輸出輸出2020位存儲器地址位存儲器地址A

35、19A19A0A0M/IOM/IO* *輸出高電平，表示存儲器操作輸出高電平，表示存儲器操作或者或者M/IOM/IO* *輸出低電平，表示輸出低電平，表示I/OI/O操作操作ALEALE輸出正脈沖，表示復(fù)用總線輸出地址輸出正脈沖，表示復(fù)用總線輸出地址T2T2狀態(tài)狀態(tài)輸出控制信號輸出控制信號WRWR* *和數(shù)據(jù)和數(shù)據(jù)D15D15D0D0T3T3狀態(tài)狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成檢測數(shù)據(jù)傳送是否能夠完成T4T4狀態(tài)狀態(tài)完成數(shù)據(jù)傳送完成數(shù)據(jù)傳送示例：示例：寫內(nèi)存：寫內(nèi)存：MOVMOV memmem, , AL/AX AL/AX寫外設(shè)：寫外設(shè)：OUTOUT DX/i8DX/i8, , AL/AXAL/A

36、X寫總線周期時序等待狀態(tài)等待狀態(tài)在微機系統(tǒng)中，處理器在微機系統(tǒng)中，處理器運行速度遠遠快于存儲器運行速度遠遠快于存儲器和和I/OI/O端口。當(dāng)存儲器或端口。當(dāng)存儲器或I/OI/O端口不能按基本的總端口不能按基本的總線周期進行數(shù)據(jù)交換時，需要控制線周期進行數(shù)據(jù)交換時，需要控制READYREADY信號為低信號為低有效，有效，80868086處理器在處理器在T3T3前沿發(fā)現(xiàn)后，將不會進入前沿發(fā)現(xiàn)后，將不會進入T4T4狀態(tài)狀態(tài)控制控制READYREADY信號為低無效，不進入信號為低無效，不進入T4T4狀態(tài)，插入等待狀狀態(tài)，插入等待狀態(tài)態(tài)TwTwTwTw狀態(tài)的引腳狀態(tài)的引腳信號延續(xù)信號延續(xù)T3T3時的時的

37、狀態(tài)，并保持不變狀態(tài)，并保持不變一個一個TwTw狀態(tài)的長度是一個時鐘周期狀態(tài)的長度是一個時鐘周期在在TwTw的前沿，繼續(xù)對的前沿，繼續(xù)對READYREADY進行測試進行測試無效繼續(xù)插入無效繼續(xù)插入TwTw；有效時轉(zhuǎn)入；有效時轉(zhuǎn)入T4T4狀態(tài)狀態(tài)具有一個Tw的存儲器寫總線周期時序5.3.2 5.3.2 讀總線周期讀總線周期讀總線周期用來完成讀總線周期用來完成對存儲器或?qū)Υ鎯ζ骰騃/OI/O的的一次讀操作一次讀操作T1T1狀態(tài)狀態(tài)輸出輸出2020位存儲器地址位存儲器地址A19A19A0A0M/IOM/IO* *輸出高電平，表示存儲器操作輸出高電平，表示存儲器操作或者或者M/IOM/IO* *輸出低

38、電平，表示輸出低電平，表示I/OI/O操作操作ALEALE輸出正脈沖，表示復(fù)用總線輸出地址輸出正脈沖，表示復(fù)用總線輸出地址T2T2狀態(tài)狀態(tài)輸出控制信號輸出控制信號RDRD* *，存儲器或，存儲器或I/OI/O端口發(fā)送數(shù)據(jù)端口發(fā)送數(shù)據(jù)T3T3狀態(tài)和狀態(tài)和TwTw狀態(tài)狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成檢測數(shù)據(jù)傳送是否能夠完成T4T4狀態(tài)狀態(tài)獲取數(shù)據(jù)，完成傳送獲取數(shù)據(jù)，完成傳送MOV reg, memIN AL/AX/EAX, DX/i8讀總線周期時序讀總線周期時序5.4 5.4 奔騰處理器引腳和時序奔騰處理器引腳和時序IA-32IA-32處理器具有多代、多款處理器產(chǎn)品處理器具有多代、多款處理器產(chǎn)品803

39、86DX80386DX封裝在一個封裝在一個132132引腳芯片引腳芯片80486DX80486DX是一個是一個168168引腳的芯片引腳的芯片PentiumPentium具有具有237237個引腳個引腳Pentium ProPentium Pro有有387387個引腳個引腳20002000年的年的Pentium 4Pentium 4更是達到了更是達到了423423個個引腳，而引腳，而現(xiàn)在的酷睿現(xiàn)在的酷睿i7i7則為則為LGA 1150處理器的主要引腳處理器的主要引腳數(shù)據(jù)總線、地址總線數(shù)據(jù)總線、地址總線和讀寫控制總線和讀寫控制總線幾乎相同幾乎相同后續(xù)后續(xù)Pentium產(chǎn)品的引腳不直接面向用戶產(chǎn)品

40、的引腳不直接面向用戶5.4.1 5.4.1 引腳定義引腳定義PentiumPentium采用采用237237引腳的引腳的PGAPGA封裝封裝主要是主要是168168個引腳個引腳數(shù)據(jù)信號數(shù)據(jù)信號地址信號地址信號讀寫控制信號讀寫控制信號其他引腳為數(shù)不少其他引腳為數(shù)不少電源正電源正VccVcc、電源負、電源負VssVss（地線）（地線）未連接使用未連接使用NCNC等引腳等引腳 1. 1. 數(shù)據(jù)信號數(shù)據(jù)信號D63D63D0D0（DataData）6464位雙向數(shù)據(jù)信號位雙向數(shù)據(jù)信號，通過存儲總線與主存連接，通過存儲總線與主存連接外部設(shè)備外部設(shè)備采用采用3232位數(shù)據(jù)信號位數(shù)據(jù)信號DP7DP7DP0DP

41、0（Data ParityData Parity）8 8個偶校驗位信號個偶校驗位信號數(shù)據(jù)信號每數(shù)據(jù)信號每8 8位（位（1 1個字節(jié)）有一個偶校驗位個字節(jié)）有一個偶校驗位寫數(shù)據(jù)時，處理器生成偶校驗位輸出寫數(shù)據(jù)時，處理器生成偶校驗位輸出讀數(shù)據(jù)時，處理器檢查是否符合偶校驗讀數(shù)據(jù)時，處理器檢查是否符合偶校驗校驗錯，校驗檢測校驗錯，校驗檢測PCHKPCHK* *低有效低有效不配置校驗位不配置校驗位, ,使校驗允許使校驗允許PENPEN* *高無效高無效無分時復(fù)用無分時復(fù)用2. 2. 地址信號地址信號A31A31A3A3（AddressAddress）高高2929位位地址地址信號，低信號，低3 3位地址信

42、號位地址信號A2A0A2A0由字節(jié)由字節(jié)允許信號產(chǎn)生允許信號產(chǎn)生BE7BE7* *BE0BE0* *（Bank EnableBank Enable）8 8個個字節(jié)允許信號字節(jié)允許信號，譯碼產(chǎn)生，譯碼產(chǎn)生A0A0A2A2用于表示讀寫字節(jié)、字、雙字或用于表示讀寫字節(jié)、字、雙字或4 4字數(shù)據(jù)字數(shù)據(jù)APAP（Address ParityAddress Parity）地址輸出時，產(chǎn)生偶校驗位地址輸出時，產(chǎn)生偶校驗位APCHKAPCHK* *（Address Parity CheckAddress Parity Check）地址輸入時，出現(xiàn)校驗錯，輸出有效地址輸入時，出現(xiàn)校驗錯，輸出有效2. 2. 地址信

43、號地址信號BE7BE7* *BE0BE0* *（Bank EnableBank Enable）8 8個個字節(jié)允許信號字節(jié)允許信號，譯碼產(chǎn)生，譯碼產(chǎn)生A0A0A2A2用于表示讀寫字節(jié)、字、雙字或用于表示讀寫字節(jié)、字、雙字或4 4字數(shù)字數(shù)據(jù)據(jù)BE0BE0BE1BE1BE2BE2BE3BE3BE4BE4BE5BE5BE6BE6BE7BE70111111110111111110111111110111111110111111110111111110111111110A2A2A1A1A0A0000001010011100101110111D0-D7D56-D633. 3. 讀寫控制信號讀寫控制信號ADS

44、ADS* *（Address Data StrobeAddress Data Strobe）地址數(shù)據(jù)選通信號地址數(shù)據(jù)選通信號。低有效，指示總線周期開始。低有效，指示總線周期開始M/IOM/IO* *（Memory/Input OutputMemory/Input Output）存儲器或存儲器或I/OI/O操作信號操作信號D/CD/C* *（Data/ControlData/Control）數(shù)據(jù)或控制信號數(shù)據(jù)或控制信號為高，數(shù)據(jù)存??；為低讀取代碼、中斷響應(yīng)等為高，數(shù)據(jù)存??；為低讀取代碼、中斷響應(yīng)等W/RW/R* *（Write/ReadWrite/Read）寫或讀信號寫或讀信號。寫入為高，讀取為

45、低。寫入為高，讀取為低BRDYBRDY* *（Burst ReadyBurst Ready）猝發(fā)猝發(fā)準(zhǔn)備好準(zhǔn)備好輸入信號輸入信號用于在總線周期中插入等待狀態(tài)用于在總線周期中插入等待狀態(tài)5.4.2 5.4.2 總線周期總線周期80868086分時復(fù)用地址總線和數(shù)據(jù)總線，需要先分時復(fù)用地址總線和數(shù)據(jù)總線，需要先傳送地址后傳送數(shù)據(jù)，一個總線周期需要傳送地址后傳送數(shù)據(jù)，一個總線周期需要4 4個時鐘周期。個時鐘周期。8028680286及以后的及以后的80 x8680 x86處理器將地址總線和數(shù)處理器將地址總線和數(shù)據(jù)總線分開，地址放置于地址總線、數(shù)據(jù)放據(jù)總線分開，地址放置于地址總線、數(shù)據(jù)放置于數(shù)據(jù)總線，

46、這樣可以加快傳輸速率。置于數(shù)據(jù)總線，這樣可以加快傳輸速率。5.4.2 5.4.2 總線周期總線周期PentiumPentium的基本的基本非流水線總線周期非流水線總線周期由由2 2個時鐘周期個時鐘周期T1T1和和T2T2組成組成T1T1周期：發(fā)出地址信號、控制信號等周期：發(fā)出地址信號、控制信號等T2T2周期：進行數(shù)據(jù)傳送周期：進行數(shù)據(jù)傳送PentiumPentium還支持猝發(fā)還支持猝發(fā)傳送總線周期傳送總線周期能夠更加快速地讀取存儲器中的數(shù)據(jù)或代碼。能夠更加快速地讀取存儲器中的數(shù)據(jù)或代碼。猝發(fā)傳送是從猝發(fā)傳送是從連續(xù)的存儲單元中獲取數(shù)據(jù)連續(xù)的存儲單元中獲取數(shù)據(jù)在在T1T1周期提供首個單元的周期提

47、供首個單元的地址，接著地址，接著4 4個個T2T2周期周期讀取讀取4 4個個6464位數(shù)據(jù)位數(shù)據(jù)2-1-1-12-1-1-1猝發(fā)傳送：猝發(fā)傳送：5 5個時鐘個時鐘3232字節(jié)數(shù)據(jù)傳輸字節(jié)數(shù)據(jù)傳輸Pentium的總線周期Pentium的總線周期5.5 5.5 微機系統(tǒng)總線微機系統(tǒng)總線隨著微機的廣泛應(yīng)用，各種隨著微機的廣泛應(yīng)用，各種內(nèi)、外總線內(nèi)、外總線標(biāo)準(zhǔn)標(biāo)準(zhǔn)層出不窮層出不窮S-100S-100總線總線第一個標(biāo)準(zhǔn)化的微機總線第一個標(biāo)準(zhǔn)化的微機總線美國美國MITSMITS公司于公司于19751975年提出年提出使用使用100100根信號線，后成為根信號線，后成為IEEE 696IEEE 696總線標(biāo)

48、準(zhǔn)總線標(biāo)準(zhǔn)STDSTD總線總線美國美國Pro-logPro-log公司于公司于19781978年推出年推出面向工業(yè)控制領(lǐng)域的總線標(biāo)準(zhǔn)面向工業(yè)控制領(lǐng)域的總線標(biāo)準(zhǔn)19871987年年STDSTD被確定為被確定為IEEE 961IEEE 961標(biāo)準(zhǔn)標(biāo)準(zhǔn)5.5.1 PC5.5.1 PC機總線的發(fā)展機總線的發(fā)展1616位位PCPC機：單總線結(jié)構(gòu)機：單總線結(jié)構(gòu)IBM PCIBM PC機和機和IBM PC/XTIBM PC/XT機的機的IBM PCIBM PC總線總線IBM PC/XTIBM PC/XT機的機的IBM ATIBM AT總線，即總線，即ISAISA總線總線早期早期3232位位PCPC機機推出了

49、與推出了與MCAMCA總線競爭的總線競爭的EISAEISA總線（擴展總線（擴展 ISAISA總線）總線）3232位局部總線位局部總線VESAVESA當(dāng)前當(dāng)前3232位位PCPC機：多總線結(jié)構(gòu)機：多總線結(jié)構(gòu)存儲總線存儲總線系統(tǒng)總線：外設(shè)部件互連系統(tǒng)總線：外設(shè)部件互連PCIPCI、PCI-XPCI-X顯示總線：圖形加速接口顯示總線：圖形加速接口AGPAGP、PCI-EPCI-E外設(shè)接口：鍵盤接口、鼠標(biāo)接口、并行打印機接口、串外設(shè)接口：鍵盤接口、鼠標(biāo)接口、并行打印機接口、串行通信接口，通用串行接口行通信接口，通用串行接口USBUSB，IEEE 1394IEEE 1394接口接口ISA總線總線PC總線

50、總線USB總線總線 PC PC機上的總線機上的總線5.5.2 ISA5.5.2 ISA總線總線1616位系統(tǒng)總線，用于位系統(tǒng)總線，用于IBM PC/ATIBM PC/AT及其兼容機及其兼容機由前由前6262引腳（引腳（A A和和B B面）和后面）和后3636引腳（引腳（C C和和D D接接面）兩個插槽組成：面）兩個插槽組成：1.1.IBM PCIBM PC機和機和IBM PC/XTIBM PC/XT機的機的IBM PCIBM PC總線總線前前6262個信號，其中個信號，其中8 8位數(shù)據(jù)總線、位數(shù)據(jù)總線、2020位地址總線位地址總線時鐘頻率時鐘頻率4.77MHz4.77MHz，4 4個時鐘周期傳

51、送個時鐘周期傳送8 8位數(shù)據(jù)位數(shù)據(jù)2.2.IBM ATIBM AT機增加部分機增加部分后后3636個信號，個信號，1616位數(shù)據(jù)引腳和位數(shù)據(jù)引腳和2424位地址引腳位地址引腳8MHz8MHz總線頻率，總線頻率，2 2個時鐘周期傳送個時鐘周期傳送1616位數(shù)據(jù)位數(shù)據(jù)1. 1. 數(shù)據(jù)和地址線數(shù)據(jù)和地址線SD15SD15SD0SD0：1616位雙向數(shù)據(jù)信號線位雙向數(shù)據(jù)信號線SBHESBHE：高字節(jié)：高字節(jié)允許信號。允許信號。當(dāng)其為低電平時，表示數(shù)據(jù)總線正傳送高字節(jié)當(dāng)其為低電平時，表示數(shù)據(jù)總線正傳送高字節(jié)SD15-SD8SD15-SD8SA19SA19SA0SA0：低：低2020位經(jīng)過鎖存輸出的地址位

52、經(jīng)過鎖存輸出的地址線線I/OI/O操作只使用低操作只使用低1616位位LA23LA23LA17LA17：高：高7 7位可鎖存地址信號位可鎖存地址信號線線與系統(tǒng)總線與系統(tǒng)總線AS19-SA0AS19-SA0，一起提供，一起提供2424位地址位地址16位數(shù)據(jù)位數(shù)據(jù)總線支持總線支持16位和位和8位設(shè)備位設(shè)備24位地址總線尋址位地址總線尋址16MB主存空間主存空間2. 2. 讀寫控制線讀寫控制線BALEBALE：緩沖地址鎖存：緩沖地址鎖存允許允許(Buffered ALE)(Buffered ALE)指示指示CPUCPU總線周期總線周期, ,其下降沿可以用于鎖存地址其下降沿可以用于鎖存地址IORIOR

53、* *，IOWIOW* *：I/OI/O讀和讀和I/OI/O寫信號寫信號MEMRMEMR* *，SMEMRSMEMR* *：存儲器讀：存儲器讀MEMWMEMW* *，SMEMWSMEMW* *：存儲器寫：存儲器寫MEMCS16MEMCS16* *：當(dāng)前數(shù)據(jù)傳送是：當(dāng)前數(shù)據(jù)傳送是1616位存儲器總線周期位存儲器總線周期IOCS16IOCS16* *：當(dāng)前的數(shù)據(jù)傳輸是：當(dāng)前的數(shù)據(jù)傳輸是1616位位I/OI/O總線周期總線周期I/O CH RDYI/O CH RDY：I/OI/O通道準(zhǔn)備好輸入信號通道準(zhǔn)備好輸入信號0WS0WS* *：零等待狀態(tài)（：零等待狀態(tài)（Zero Wait StateZero

54、Wait State）3. 3. 中斷請求線中斷請求線IRQ3IRQ3IRQ7IRQ7，IRQ9IRQ9IRQ12IRQ12，IRQ14IRQ14，IRQ15IRQ15可屏蔽中斷請求可屏蔽中斷請求信號信號優(yōu)先級從高到低順序為：優(yōu)先級從高到低順序為：IRQ9IRQ9IRQ12IRQ12，IRQ14IRQ14，IRQ15IRQ15，IRQ3IRQ3IRQ7IRQ71616位位PCPC機的可屏蔽中斷由兩個機的可屏蔽中斷由兩個8259A8259A終端控終端控制器管理制器管理，共有共有1616個請求引腳個請求引腳IRQ0IRQ0和和IRQ1IRQ1用于系統(tǒng)主機板的時鐘和鍵盤中斷用于系統(tǒng)主機板的時鐘和鍵盤

55、中斷IRQ2IRQ2用于兩個中斷控制器連接用于兩個中斷控制器連接IRQ8IRQ8用于實時時鐘用于實時時鐘IRQ13IRQ13連接數(shù)值協(xié)處理器連接數(shù)值協(xié)處理器其余引向系統(tǒng)總線，有些已分配給系統(tǒng)外設(shè)其余引向系統(tǒng)總線，有些已分配給系統(tǒng)外設(shè)4. DMA4. DMA傳送控制線傳送控制線ISAISA總線支持總線支持DMADMA操作操作當(dāng)進行當(dāng)進行DMADMA操作時，原來由處理器控制的讀操作時，原來由處理器控制的讀寫控制信號由系統(tǒng)板上的寫控制信號由系統(tǒng)板上的DMADMA控制器驅(qū)動，控制器驅(qū)動，地址總線也是由其輸出存儲器地址地址總線也是由其輸出存儲器地址從從I/OI/O端口讀出的數(shù)據(jù)將寫到那里或者從那端口讀出

56、的數(shù)據(jù)將寫到那里或者從那里讀出的數(shù)據(jù)輸出給里讀出的數(shù)據(jù)輸出給I/OI/O端口端口4. DMA4. DMA傳送控制線傳送控制線AENAEN：地址允許：地址允許，高有效輸出信號，高有效輸出信號它由它由DMADMA控制器發(fā)出，高有效說明此時正由控制器發(fā)出，高有效說明此時正由DMADMA控制器控制系統(tǒng)總線進行控制器控制系統(tǒng)總線進行DMADMA傳送。傳送。DRQ0DRQ0DRQ3DRQ3，DRQ5DRQ5DRQ7DRQ7：DMADMA請求請求DACK0DACK0* *DACK3DACK3* *, ,DACK5DACK5* *DACK7DACK7* *：DMADMA響響應(yīng)應(yīng)T/CT/C：計數(shù)結(jié)束信號，表示

57、：計數(shù)結(jié)束信號，表示DMADMA傳送結(jié)束傳送結(jié)束MASTERMASTER* *：主設(shè)備，低有效輸入信號主設(shè)備，低有效輸入信號1616位位PCPC機的共有機的共有8 8個個DMADMA通道通道DRQ0DRQ0DRQ3DRQ3用于用于8 8位位DMADMA傳送傳送DRQ5DRQ5DRQ7DRQ7用于用于1616位位DMADMA傳送傳送DRQ4DRQ4已經(jīng)用于連接兩個已經(jīng)用于連接兩個DMADMA控制器控制器5. 5. 其他信號線其他信號線RESET DRVRESET DRV：復(fù)位驅(qū)動：復(fù)位驅(qū)動信號，輸出，高有效信號，輸出，高有效系統(tǒng)輸出的復(fù)位信號，表示系統(tǒng)正處于復(fù)位狀態(tài)，而不系統(tǒng)輸出的復(fù)位信號，表示

58、系統(tǒng)正處于復(fù)位狀態(tài)，而不是要求系統(tǒng)復(fù)位的輸入信號是要求系統(tǒng)復(fù)位的輸入信號REFRESHREFRESH* *：刷新，表示系統(tǒng)正在進行刷新，表示系統(tǒng)正在進行DRAMDRAM刷新刷新I/OCH CKI/OCH CK* *：I/OI/O通道校驗通道校驗OSCOSC：晶振頻率脈沖：晶振頻率脈沖輸出輸出14.31818MHz14.31818MHz的主振頻率信號的主振頻率信號CLKCLK：系統(tǒng)時鐘：系統(tǒng)時鐘IBM PCIBM PC總線輸出總線輸出4.77MHz4.77MHzIBM ATIBM AT總線采用總線采用6 6，8 8，1010或或12MHz12MHz3232位位PCPC機的時鐘頻率是機的時鐘頻率是

59、8.33MHz8.33MHz5V5V、5V5V、12V12V、12V12V：電源：電源GNDGND：地線：地線5.5.3 PCI5.5.3 PCI總線總線IntelIntel公司提出，公司提出，PCIPCI聯(lián)盟聯(lián)盟SIGSIG支持支持與處理器無關(guān)與處理器無關(guān)集中式總線仲裁、支持多處理器系統(tǒng)集中式總線仲裁、支持多處理器系統(tǒng)通過橋電路兼容通過橋電路兼容ISA/EISAISA/EISA總線總線具有即插即用的自動配置能力等具有即插即用的自動配置能力等共共9494個引腳個引腳PCI 1.0PCI 1.0版：版：3232位數(shù)據(jù)總線、位數(shù)據(jù)總線、33MHz33MHz時鐘頻率時鐘頻率PCI 2.0PCI 2.

60、0版：版：6464位數(shù)據(jù)總線、位數(shù)據(jù)總線、33MHz33MHz時鐘頻率時鐘頻率PCI 2.1PCI 2.1版：版：6464位數(shù)據(jù)總線、位數(shù)據(jù)總線、66MHz66MHz時鐘頻率時鐘頻率1. PCI1. PCI總線信號總線信號地址和數(shù)據(jù)引腳地址和數(shù)據(jù)引腳AD31:0AD31:0，AD63:32AD63:32：6464位地址和數(shù)據(jù)復(fù)用信號位地址和數(shù)據(jù)復(fù)用信號C/BE3:0#C/BE3:0#，C/BE7:4#C/BE7:4#：命令和字節(jié)有效復(fù)用信號：命令和字節(jié)有效復(fù)用信號PARPAR，PAR64PAR64：奇偶校驗信號：奇偶校驗信號接口控制引腳接口控制引腳FRAME#FRAME#：幀信號，表示總線周期