三輸入或門版圖設(shè)計(jì)Word版

1、傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！1 緒 論1.1 設(shè)計(jì)背景隨著集成電路技術(shù)的日益進(jìn)步，使得計(jì)算機(jī)輔助設(shè)計(jì)（CAD）技術(shù)已成為電路設(shè)計(jì)師不可缺少的有力工具1。國(guó)內(nèi)外電子線路CAD軟件的相繼推出與版本更新，使CAD技術(shù)的應(yīng)用滲透到電子線路與系統(tǒng)設(shè)計(jì)的各個(gè)領(lǐng)域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優(yōu)化設(shè)計(jì)、印刷電路板的布線等。CAD技術(shù)的發(fā)展使得電子線路設(shè)計(jì)的速度、質(zhì)量和精度得以保證。在眾多的CAD工具軟件中，Spice程序是精度最高、最受歡迎的軟件工具，tanner是用來(lái)IC版圖繪制軟件，許多EDA系統(tǒng)軟件的電路模擬部分是應(yīng)用Spice程序來(lái)完成的，而t

2、anner軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，對(duì)于初學(xué)者是一個(gè)上手快，操作簡(jiǎn)單的EDA軟件。Tanner集成電路設(shè)計(jì)軟件是由Tanner Research 公司開(kāi)發(fā)的基于Windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國(guó)內(nèi)應(yīng)用廣泛，具有很高知名度。L-Edit Pro是Tanner EDA軟件公司所出品的一個(gè)IC設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從IC設(shè)計(jì)到輸出，以及最后的加工服

3、務(wù)，完全可以媲美百萬(wàn)美元級(jí)的IC設(shè)計(jì)軟件。L-Edit Pro包含IC設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計(jì)規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設(shè)計(jì)布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個(gè)完整的IC設(shè)計(jì)與驗(yàn)證解決方案2。L-Edit Pro豐富完善的功能為每個(gè)IC設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。雖然SPICE開(kāi)發(fā)至今已超過(guò)20年，然而其重要性并未隨著制程的進(jìn)步而降低。就國(guó)內(nèi)的設(shè)計(jì)環(huán)境

4、而言，商用的SPICE模擬軟件主要有Hspice、Pspice、SBTspice、SmartSpice與Tspice等。HSpice是Spice程序應(yīng)用在PC上的程序，它的主要算法與Spice相同。由于傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！HSpice A/D程序集成了模擬與數(shù)字電路的仿真運(yùn)算法，它不僅可以仿真單一的模擬電路或數(shù)字電路，而且可以有效、完善地仿真模擬和數(shù)字混合電路。經(jīng)過(guò)多年的改版，HSpice A/D以其強(qiáng)大的功能及高度的集成性而成為先進(jìn)最受歡迎的電路仿真軟件。1.2 設(shè)計(jì)目標(biāo)1.用MOS場(chǎng)效應(yīng)管實(shí)現(xiàn)三輸入或門電路。2.用tanner軟件中的原理圖編輯器S-Edi

5、t編輯三輸入或門電路原理圖。3.用tanner軟件中的W-Edit對(duì)三輸入或門電路進(jìn)行仿真，并觀察波形。4.用tanner軟件中的L-Edit繪制三輸入或門版圖，并進(jìn)行DRC驗(yàn)證。5.用W-Edit對(duì)三輸入或門的版圖電路進(jìn)行仿真并觀察波形。6.用tanner軟件中的layout-Edit對(duì)三輸入或門進(jìn)行LVS檢驗(yàn)觀察原理圖與版圖的匹配程度。傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！2三輸入或門電路原理圖編輯 2.1電路結(jié)構(gòu) 用CMOS實(shí)現(xiàn)三輸入或門電路，PMOS和NMOS管進(jìn)行全互補(bǔ)連接方式，柵極相連作為輸入，電路上面是三個(gè)PMOS并聯(lián)，PMOS的漏極與下面NMOS的漏極相連作為輸

6、出，POMS管的源極和襯底相連接高電平，三個(gè)NMOS管的源極與襯底相連接低電平；原理圖如圖2.1所示。圖2.1 與非門電路的原理圖其工作原理為：當(dāng)A=0,B=0,C=0時(shí)，Y=0； 當(dāng)A=0,B=0,C=1時(shí)，Y=1；當(dāng)A=0,B=1,C=0時(shí)，Y=1； 當(dāng)A=0,B=1,C=1時(shí)，Y=1；當(dāng)A=1,B=0,C=0時(shí)，Y=1； 當(dāng)A=1,B=0,C=1時(shí)，Y=1；當(dāng)A=1,B=1,C=0時(shí)，Y=1； 當(dāng)A=1,B=1,C=1時(shí)，Y=1；及當(dāng)輸入A,B,C都為0時(shí)，與其相連的PMOS管導(dǎo)通，與其相連的NMOS管截至，與GND相連的NMOS導(dǎo)通，輸出為GND的值；傳播優(yōu)秀Word版文檔 ，希望對(duì)您

7、有幫助，可雙擊去除！當(dāng)輸入A=0，B=0，C=1時(shí)，與C相連的NMOS管導(dǎo)通，輸出為C的值；當(dāng)輸入A=0，B=1，C=0時(shí)，與B相連的NMOS管導(dǎo)通，輸出為B的值；當(dāng)輸入A=0，B=1，C=1時(shí)，與B,C相連的NMOS管導(dǎo)通，輸出為B或者C的值；當(dāng)輸入A=1，B=0，C=0時(shí)，與A相連的NMOS管導(dǎo)通，輸出為A的值；當(dāng)輸入A=1，B=0，C=1時(shí)，與A,C相連的NMOS管導(dǎo)通，輸出為A或者C的值；當(dāng)輸入A=1，B=1，C=0時(shí)，與A,B相連的NMOS管導(dǎo)通，輸出為A或者B的值；當(dāng)輸入A=1，B=1，C=1時(shí)，與A,B,C相連的NMOS管導(dǎo)通，輸出為A或者C或者B的值；2.2三輸入或門電路仿真觀

8、察波形給三輸入或門的輸入加激勵(lì)，高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時(shí)間，進(jìn)行仿真，并輸出波形；波形圖如下圖2.2所示。圖2.2 三輸入或門電路輸入輸出波形圖傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！2.3三輸入或門電路的版圖繪制用L-Edit版圖繪制軟件對(duì)三輸入或門電路進(jìn)行版圖繪制，同時(shí)進(jìn)行DRC驗(yàn)證，查看輸出結(jié)果，檢查有無(wú)錯(cuò)誤；版圖和輸出結(jié)果如圖2.3所示。圖2.3 三輸入或門電路版圖及DRC驗(yàn)證結(jié)果2.4三輸入或門版圖電路仿真觀察波形同或門原理圖仿真相同，添加激勵(lì)、電源和地，同時(shí)觀察輸入輸出波形；波形如下圖2.3所示。圖2.4 三輸入或門電路版圖輸入輸出波

9、形圖傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！三輸入或門電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計(jì)正確無(wú)誤。2.5 LVS檢查匹配用layout-Edit對(duì)三輸入或門進(jìn)行LVS檢查驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查三輸入或門電路原理圖與版圖的匹配程度；輸出結(jié)果如下圖2.5。圖2.5 三輸入或門電路LVS檢查匹配圖傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！總 結(jié)通過(guò)這次課程設(shè)計(jì)，學(xué)習(xí)使用一個(gè)新工具tanner軟件。并使用tanner軟件對(duì)三輸入或門模擬電路進(jìn)行了繪制，并其電路進(jìn)行了仿真。在此過(guò)程中對(duì)

10、IC集成電路的原理圖和版圖的繪制及仿真，對(duì)模擬電路的工作原理有了進(jìn)一步的了解。典型的模擬電路的設(shè)計(jì)借助典型器件特性的探討、運(yùn)用tanner軟件對(duì)模擬電路的原理圖進(jìn)行繪制，并進(jìn)行了電路仿真，熟悉了tanner在此方面的應(yīng)用，對(duì)這兩個(gè)軟件有了更深刻的了解。這次課程設(shè)計(jì)，學(xué)習(xí)了新軟件，對(duì)其從一無(wú)所知到了解，這其中遇到了許多問(wèn)題。在用tanner繪制版圖時(shí)由于對(duì)其結(jié)構(gòu)不是特別熟悉導(dǎo)致出現(xiàn)問(wèn)題。PMOS要使用P select,N well。NMOS要使用N select。以至于浪費(fèi)了挺多時(shí)間。以后在學(xué)習(xí)的過(guò)程中一定要把理論知識(shí)掌握熟練，再進(jìn)行實(shí)踐?？偟膩?lái)說(shuō)這次課程設(shè)計(jì)還是很有意義的，對(duì)自己專業(yè)也有了更深

11、的了解。同時(shí)，學(xué)會(huì)了電路版圖的繪制及仿真。在此次課程設(shè)計(jì)中也遇到了很多問(wèn)題，多虧老師的指導(dǎo)和同學(xué)的幫助，能夠按時(shí)完成設(shè)計(jì)。傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！參考文獻(xiàn)1鐘文耀,鄭美珠.CMOS電路模擬與設(shè)計(jì)基于Hspice.全華科技圖書股份有限公司印行,2006.2劉剛等著.微電子器件與IC設(shè)計(jì)基礎(chǔ).第二版.科學(xué)出版社,2009.傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！附錄一：版圖網(wǎng)表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB

12、File: C:UsersAdministratorDesktopLJBlayoutLayout2.tdb* Cell: Cell0Version 1.80* Extract Definition File: .tannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 10:26.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capac

13、itance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * 傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！* NODE NAME ALIASES* 9 = Y (74,-12)M1 2 Y 1 8 PMOS L=5u W=5u * M1 DRAIN GATE SOURCE BULK (63.5 -3.5 68.5 1.5) M2 Y 6 7 8 PMOS L=3u W=5u *

14、M2 DRAIN GATE SOURCE BULK (29.5 -3.5 32.5 1.5) M3 7 4 5 8 PMOS L=3u W=5u * M3 DRAIN GATE SOURCE BULK (18 -3.5 21 1.5) M4 5 3 2 8 PMOS L=3u W=5u * M4 DRAIN GATE SOURCE BULK (7 -3.5 10 1.5) M5 Y Y 1 Y NMOS L=5u W=5u * M5 DRAIN GATE SOURCE BULK (63.5 -24.5 68.5 -19.5) M6 Y 6 Y Y NMOS L=3u W=5u * M6 DRA

15、IN GATE SOURCE BULK (29.5 -24.5 32.5 -19.5) M7 Y 4 Y Y NMOS L=3u W=5u * M7 DRAIN GATE SOURCE BULK (18 -24.5 21 -19.5) M8 Y 3 Y Y NMOS L=3u W=5u * M8 DRAIN GATE SOURCE BULK (7 -24.5 10 -19.5) * Total Nodes: 9* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Extra

16、ct Elapsed Time: 0 seconds.END傳播優(yōu)秀Word版文檔 ，希望對(duì)您有幫助，可雙擊去除！附錄二：電路圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 10:20:01.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 10

17、0n)VC C Gnd PULSE (0 5 0 10n 10n 50n 100n).tran/op 10n 200n method=bdf.print tran v(A) v(B) v(C) v(Y)* Waveform probing commands*.probe.options probefilename=D:xuexiLJBdianluModule0.dat+ probesdbfile=C:UsersAdministratorDesktopLJBdianlu1003040101lu.sdb+ probetopmodule=Module0.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.md* Main circuit: Module0M1 N11 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N11 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N11 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y N11 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u A