EDA數(shù)字電子鐘設(shè)計(jì)(共14頁)

1、 青海民族大學(xué) EDA論文論文題目： 基于EDA的數(shù)字電子鐘的實(shí)現(xiàn)指導(dǎo)老師： 院系 ： 物理與電子信息工程學(xué)院 姓名 ： 學(xué)號(hào) ： 班級(jí) ： 08通信工程（1）班 2010年11月25日 目錄 摘要 Abstract第1章 ：緒論 1.1：選題目的 1.2：設(shè)計(jì)思路第2章 ：數(shù)字電子鐘小系統(tǒng) 2.1：整體設(shè)計(jì)方案框架圖 2.2：模塊程序驗(yàn)證 2.3：總程序框圖第3章 ：硬件實(shí)現(xiàn)與總結(jié) 3.1：硬件實(shí)現(xiàn) 3.2：總結(jié) 致謝 參考文獻(xiàn) 摘要EDA技術(shù)的設(shè)計(jì)語言為VHDL(硬件描述語言)，實(shí)驗(yàn)載體為可編程器件CPLD或者FPGA，進(jìn)行元件建模和仿真的目標(biāo)器件為ASIC/SOC芯片。它是一種自動(dòng)化設(shè)計(jì)

2、電子產(chǎn)品的過程。在電子設(shè)計(jì)仿真的領(lǐng)域里，EDA技術(shù)的出現(xiàn)具有非常重要的現(xiàn)實(shí)意義。EDA源自于計(jì)算機(jī)輔助設(shè)計(jì)、制造、測(cè)試以及輔助工程。利用EDA工具，設(shè)計(jì)者們可以從概念、算法、協(xié)議等方面來設(shè)計(jì)電子系統(tǒng)。值得一提的是，在整個(gè)電子系統(tǒng)的設(shè)計(jì)過程中，設(shè)計(jì)電路、分析性能、布置IC和PCB版圖等步驟都可以在電腦上自動(dòng)完成。時(shí)鐘我們的日常生活中必備的生活用品之一。而數(shù)字時(shí)鐘的出現(xiàn)更是給人們的生產(chǎn)生活帶來了極大的便利。EDA技術(shù)為數(shù)字類產(chǎn)品提供了一個(gè)非常簡(jiǎn)便實(shí)用的開發(fā)平臺(tái)。隨著EDA技術(shù)的快速發(fā)展，數(shù)字時(shí)鐘的應(yīng)用的范圍越來越廣泛，并且它在功能、外觀等方面也有了很大的改善和提高。本文就是基于EDA技術(shù)和數(shù)字電路

3、的基礎(chǔ)知識(shí)，利用Quartus2軟件、再現(xiàn)一個(gè)傳統(tǒng)時(shí)鐘功能和鬧鈴功能的數(shù)字時(shí)鐘。整個(gè)小系統(tǒng)包括傳統(tǒng)數(shù)字時(shí)鐘所擁有的計(jì)時(shí)模塊、校時(shí)模塊、譯碼顯示模塊。 關(guān)鍵詞:EDA；數(shù)字時(shí)鐘；模塊；鬧鐘 Abstract EDA technology design language for VHDL (hardware description language), experimental carrier for programmable devices, components or FPGA CPLD device modeling and simulation of target for ASIC/SOC

4、 chip. It is a kind of automation design electronic product process. In the electronic design simulation field, EDA technique appears has very important practical significance. EDA originated in computer aided design, manufacture, test and the auxiliary projects. Using EDA tools, designers can from

5、concept, algorithm, agreement, etc to design electronic systems. Be worth what carry is, in the whole electronic system design process, the circuit design, analyzing performance, decorate IC and PCB layout steps can be on the computer automatically. Clock is one of the necessaries in our daily life.

6、 And digital clock has brought about lots of convenience. EDA technology provides a simpler and more useful platform to make a study of digital products. With the development of EDA technology, digital clock has improved a lot in its designing process, functions, appearance and so on. Nowadays, this

7、 paper is based on EDA technique and digital circuit, by using the basic knowledge of Quartus2 software, reproduce a traditional clock function and alarm function of digital clock. The system includes traditional digital clocks have timer modules, alarm clock module, decoding display module. Keyword

8、s: EDA; digital clock; modules; alarm 第一章：緒論1.1：選題目的 時(shí)鐘是我們?nèi)粘Ｉ钪谐Ｒ姷囊环N電子產(chǎn)品，它的出現(xiàn)給我們的生活帶來了極大的便利，在大學(xué)這兩年里所學(xué)的有關(guān)電子的知識(shí)尤其是EDA給了我一個(gè)平臺(tái)去再現(xiàn)原始的、傳統(tǒng)的數(shù)字電子鐘，也為深入去了解、思考創(chuàng)新數(shù)字電子鐘有一個(gè)基礎(chǔ)。 目前，現(xiàn)代時(shí)鐘正朝著高精度、多功能、小體積、低功耗等方向發(fā)展。在這種趨勢(shì)下，數(shù)字時(shí)鐘以其小巧的外形、便宜的價(jià)格、走時(shí)準(zhǔn)確、功能強(qiáng)大等優(yōu)點(diǎn)迅速成為鐘表市場(chǎng)上的主流產(chǎn)品。由此可見，研究數(shù)字時(shí)鐘的擴(kuò)展及其應(yīng)用，有著非常重要的現(xiàn)實(shí)意義。 因此，本論文即利用EDA技術(shù)（本論文僅涉及VH

9、DL語言編程及硬件實(shí)現(xiàn)）以及數(shù)字電路技術(shù)等基礎(chǔ)知識(shí)設(shè)計(jì)了一個(gè)傳統(tǒng)鐘表功能（如計(jì)時(shí)、鬧鈴等）數(shù)字時(shí)鐘小系統(tǒng)。1.2：設(shè)計(jì)思路要實(shí)現(xiàn)一個(gè)數(shù)字時(shí)鐘小系統(tǒng)，整個(gè)系統(tǒng)由主要模塊電路模塊和外部輸入輸出以及顯示模塊組成。首先分別實(shí)現(xiàn)單個(gè)模塊的功能，然后再通過級(jí)聯(lián)組合的方式實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的設(shè)計(jì)。其中，主要模塊有四個(gè)。它包括脈沖信號(hào)產(chǎn)生模塊、時(shí)間計(jì)數(shù)模塊（計(jì)數(shù)模塊又分為分計(jì)數(shù)模塊、秒計(jì)數(shù)模塊、時(shí)計(jì)數(shù)模塊）、譯碼顯示模塊、復(fù)位模塊。各個(gè)模塊先用EDA技術(shù)中的VHDL語言編程仿真，再生成各個(gè)小模塊的模擬元件，再元件例化，根據(jù)設(shè)計(jì)連接電路實(shí)現(xiàn)數(shù)字電子鐘小系統(tǒng)。 第二章：數(shù)字電子鐘小系統(tǒng)譯碼顯示2.1：整體設(shè)計(jì)方案框架

10、圖 校時(shí)模塊計(jì)時(shí)模塊復(fù)位模塊時(shí)鐘脈沖2.2：模塊程序驗(yàn)證 1、秒計(jì)時(shí)器（second1）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(clk,reset:in std_logic; sec1,sec2:out std_logic_vector(3 downto 0); carry:out std_logic);end second;architecture rt1 of second is signal sec1_t,sec2_t:std_logic_

11、vector(3 downto 0);begin process(clk,reset) begin if reset=1then sec1_t=0000; sec2_t=0000; elsif clkevent and clk=1then if sec1_t=1001then sec1_t=0000; if sec2_t=0101then sec2_t=0000; else sec2_t=sec2_t+1; end if; else sec1_t=sec1_t+1; end if; if sec1_t=1001 and sec2_t=0101then carry=1; else carry=0

12、; end if; end if; end process; sec1=sec1_t; sec2=sec2_t;end rt1;程序生成波形和硬器件：同秒計(jì)時(shí)器一樣3、時(shí)計(jì)時(shí)器（hour1）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port (clk,reset:in std_logic; hour1,hour2:out std_logic_vector(3 downto 0); end hour;architecture rt1 of hour is sign

13、al hour1_t,hour2_t:std_logic_vector(3 downto 0);beginprocess(clk,reset)begin if reset=1then hour1_t=0000; hour2_t=0000; elsif clkevent and clk=1then if hour1_t=0011 and hour2_t=0010then hour1_t=0000; hour2_t=0000; else if hour1_t=1001then hour1_t=0000; if hour2_t=0010then hour2_t=0000; else hour2_t=

14、hour2_t+1; end if; else hour1_t=hour1_t+1; end if; end if; end if;end process; hour1=hour1_t; hour2=hour2_t;end rt1;程序生成波形和硬器件：4、 分頻器（fp）library IEEE; use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity fp is port (rst,clk : in STD_LOGIC; what: out STD_LOG

15、IC);end fp;architecture a of fp is signal count100 : integer range 0 to 99; signal tt:std_logic;begin process (rst,clk) begin if rst=1 then count100=0; elsif rising_edge(clk) then count100= count100 + 1 ;tt=tt; if count100=99 then count100=0;tt=not tt; end if ; end if; what=tt; end process;end a;程序生

16、成波形和硬器件：5、mux6_1scanlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux6_1scan is port(clkscan,reset:in std_logic; in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0); data:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end mux6_1scan;archi

17、tecture rt1 of mux6_1scan is signal count:std_logic_vector(2 downto 0);begin process(clkscan,reset) begin if reset=1then count=000; elsif clkscanevent and clkscan=1then if count=101then count=000; else countdatadatadatadatadatadata=in6;end case;end process; seldoutdoutdoutdoutdoutdoutdoutdoutdoutdou

18、tdout=0000000; end case; end process;end behav;程序生成波形和硬器件：7. 校時(shí)模塊圖四、 系統(tǒng)設(shè)計(jì) 將上述5個(gè)程序作為底層文件，存放在同一個(gè)文件夾中，然后按下面的圖將這幾個(gè)文件連接起來，并用元件例化語句編寫頂層文件的程序，如下:library ieee;use ieee.std_logic_1164.all;entity zdbs isport(hour1,hour2,min1,min2,sec1,sec2:in std_logic_vector(3 downto 0); q1,q0:in std_logic; q:out std_logic);

19、end zdbs;architecture one of zdbs issignal q3,q4:std_logic;beginprocess(min1,min2,sec1,sec2)beginif hour2=0000and hour10111thenq3=0;q4=0;elsif min2=0101and min1=1001and sec2=0101thenif sec1=0000or sec1=0010or sec1=0100 or sec1=0110or sec1=1000thenq3=1;elseq3=0;end if;end if;if hour2=0000and hour10111thenq3=0;q4=0;elsif min2=0000and min1=0000and sec2=0000and sec1=0000thenq4=1;elseq4=0;end if;end proce