FPGA實(shí)驗(yàn)設(shè)計(jì)報(bào)告—廣技師

1、實(shí) 驗(yàn) 報(bào) 告課程名稱：FPGA設(shè)計(jì)及應(yīng)用實(shí)驗(yàn)項(xiàng)目：FPGA設(shè)計(jì)實(shí)驗(yàn)時(shí)間：實(shí)驗(yàn)班級(jí)：總 份 數(shù)：共 5 份指導(dǎo)教師： 學(xué)院 實(shí)驗(yàn)室 年 月 日廣東技術(shù)師范學(xué)院實(shí)驗(yàn)報(bào)告學(xué)院：專業(yè)：班級(jí)：成績(jī)：姓名：學(xué)號(hào)：組別：組員：實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)日期：指導(dǎo)教師簽名：預(yù)習(xí)情況操作情況考勤情況數(shù)據(jù)處理情況 實(shí)驗(yàn) （一） 項(xiàng)目名稱： D 分 頻 器設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?1學(xué)習(xí)分頻器的設(shè)計(jì)，進(jìn)一步了解、熟悉和掌握FPGA開(kāi)發(fā)軟件QuartusII 的使用方法 2學(xué)習(xí)Verilog HDL 和VHDL的編程方法二、實(shí)驗(yàn)內(nèi)容 編寫一個(gè)分頻器的Verilog 代碼和VHDL代碼并仿真。三、實(shí)驗(yàn)原理 在數(shù)字電路中， 時(shí)鐘信號(hào)的分

2、頻是很常見(jiàn)的電路。分頻器除了可以對(duì)時(shí)鐘信號(hào)頻率做除以二的計(jì)算外，分頻器同時(shí)很類似漣波計(jì)數(shù)器。 漣波計(jì)數(shù)器是計(jì)數(shù)器的一種，它屬于異步設(shè)計(jì)。因?yàn)橛|發(fā)器并非皆由同一個(gè)時(shí)鐘信號(hào)同步操作，所以它非常節(jié)省電路面積。 本實(shí)驗(yàn)要設(shè)一個(gè)帶選擇的分頻時(shí)鐘D7:0用于選擇是幾分頻。D分頻器設(shè)原理框圖如圖1所示：圖1.D分頻器原理框圖四、實(shí)驗(yàn)步驟1新建工程，取名為DVF，如下圖2所示。圖2 新建工程DVF 2新建 VHDL設(shè)計(jì)文件，選擇“File|New ” ，在 New 對(duì)話框中選擇Device Design Files下的VHDL File，單擊OK，完成新建設(shè)計(jì)文件。 3在新建設(shè)計(jì)文件中輸入VHDL程序。 4.

3、生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加剛剛生成的“Symbol ”以及輸入輸出管腳，最后完整的系統(tǒng)頂層模塊圖如圖 3 所示。 圖3 DVF 頂層模塊圖 5保存文件，使用qsf或者tcl 進(jìn)行管腳分配。 6對(duì)該工程文件進(jìn)行全程編譯處理，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。 7新建“Vector Waveform File”文件進(jìn)行波形仿真。 8下載完成后，觀察實(shí)驗(yàn)結(jié)果。五、VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC

4、_UNSIGNED.ALL;ENTITY DVF IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF DVF IS SIGNAL FULL: STD_LOGIC; BEGINP_REG: PROCESS(CLK)VARIABLE CNT8: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CLKEVENT AND CLK=1THENIF CNT8=11111111 THEN CNT8:=D; FULL=1;EL

5、SE CNT8:=CNT8+1;FULL=0;END IF;END IF;END PROCESS P_REG;P_DIV:PROCESS(FULL)VARIABLE CNT2:STD_LOGIC;BEGINIF FULLEVENT AND FULL=1THEN CNT2:=NOT CNT2;IF CNT2=1THEN FOUT=1;ELSE FOUT=0;END IF;END IF;END PROCESS P_DIV;END;6、 問(wèn)題討論1、為什么在實(shí)驗(yàn)步驟1中，將半加器保存為DVF，可否保存為BVF？ 答：因?yàn)閷?shí)驗(yàn)中要求所保存的文件名要與模塊名相同，而保存的名字要符合其功能，弄混DVFr和

6、BVF的話，會(huì)導(dǎo)致結(jié)果錯(cuò)誤，不能正常運(yùn)行。 2、如何設(shè)計(jì)分頻器？ 采用雙計(jì)數(shù)器實(shí)現(xiàn)同樣的功能，當(dāng)分頻系數(shù)N為偶數(shù)時(shí)，計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器計(jì)數(shù)小于N/2時(shí)輸出1，計(jì)數(shù)大于等于N/2則輸出0；當(dāng)分頻系數(shù)N為奇數(shù)時(shí)，計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器小于（N+1）/2時(shí)輸出0，計(jì)數(shù)等于(N+1)/2時(shí)則輸出0到1的跳變信號(hào)，且此跳變信號(hào)必須在標(biāo)準(zhǔn)時(shí)鐘的下降沿跳變（滿足50%占空比），計(jì)數(shù)大于（N+1）/2時(shí)則輸出1。 當(dāng)分頻系數(shù)N為奇數(shù)時(shí)，采用雙計(jì)數(shù)器計(jì)數(shù)。兩個(gè)計(jì)數(shù)器同時(shí)計(jì)數(shù)，一個(gè)沿上升沿計(jì)數(shù)，另一個(gè)則沿下降沿計(jì)數(shù)。計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器計(jì)數(shù)小于（N1）/2時(shí)輸出1，

7、計(jì)數(shù)大于等于（N1）/2則輸出0。在這樣的控制方式下，分頻后輸出的波形恰好相差1/2時(shí)鐘周期，將兩個(gè)波形進(jìn)行或（or）操作后,即可得到所要的波形（占空比50%）。廣東技術(shù)師范學(xué)院實(shí)驗(yàn)預(yù)習(xí)報(bào)告學(xué)院：專業(yè)：班級(jí)：成績(jī)：姓名：學(xué)號(hào)：組別：組員：實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)日期：指導(dǎo)教師簽名：實(shí)驗(yàn) （二） 項(xiàng)目名稱： 七段數(shù)碼管掃描顯示13579bdf 一、實(shí)驗(yàn)?zāi)康?1學(xué)習(xí)動(dòng)態(tài)掃描顯示的原理，進(jìn)一步了解、熟悉和掌握 FPGA 開(kāi)發(fā)軟件 QuartusII 的使用方法 2學(xué)習(xí)VerilogHDL 和 VHDL 的編程方法 3學(xué)會(huì)使用VectorWave 功能仿真 4掌握使用多種方法分配管腳 二、實(shí)驗(yàn)內(nèi)容 利用動(dòng)態(tài)掃描

8、的方式設(shè)計(jì)一個(gè)在 8 個(gè)數(shù)碼管上面分別顯示 13579bdf的程序 三、實(shí)驗(yàn)環(huán)境 硬件：EP3C40Q240CB實(shí)驗(yàn)箱、USBByteBlaster下載電纜 軟件：AlteraQuartusII9.0集成開(kāi)發(fā)環(huán)境 四、實(shí)驗(yàn)原理 一般來(lái)說(shuō)，多個(gè)數(shù)碼管的連接并不是把每個(gè)數(shù)碼管都獨(dú)立的與可編程邏輯器件連接，而是把所有的 LED 管的輸入連在一起。如圖 1 所示。其中每個(gè)數(shù)碼管的 8 個(gè)段：a、b、c、d、e、f 、g、h（h 是小數(shù)點(diǎn)），都分別連到 SEG_D0SEG_D7，8 個(gè)數(shù)碼管分別由 8 個(gè)選通信號(hào) DIG_C0DIG_C7 來(lái)選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。如在某一時(shí)刻 DIG_

9、C2 為低電平“0 ”，其余選通信號(hào)為高電平“1”，這時(shí)僅 DIG_C2 對(duì)應(yīng)的數(shù)碼管顯示來(lái)自段碼信號(hào)端的數(shù)據(jù)，而其它 7 個(gè)數(shù)碼管呈顯示關(guān)閉狀態(tài)。根據(jù)這種電路狀態(tài)，如果希望 8 個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得 8 個(gè)選通信號(hào) DIG_C0DIG_C7 分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃描就能實(shí)現(xiàn)掃描顯示的目的。雖然每次只有一個(gè) LED 顯示，但只要掃描顯示速率夠快，由于人的視覺(jué)余輝效應(yīng)，使我們?nèi)詴?huì)感覺(jué)所有的數(shù)碼管都在同時(shí)顯示。 掃描頻率大小不許合適才能有很好的效果。如果太小，而每個(gè) LED 開(kāi)啟的時(shí)間大于人眼的視覺(jué)暫停時(shí)間，

10、那么會(huì)產(chǎn)生閃爍現(xiàn)象。而掃描頻率太大，則會(huì) 圖1掃描數(shù)碼管的原理圖 造成 LED 的頻繁開(kāi)啟和關(guān)斷，大大增加 LED 功耗（開(kāi)啟和關(guān)斷的時(shí)刻功耗很大）。一般來(lái)說(shuō)，掃描頻率選在 50Hz 比較合適。SW1 為清零信號(hào)使能，dig 為數(shù)碼管片選信號(hào)端，seg 為 7 段顯示片選信號(hào)。 五引腳分配情況圖2. 引腳分配圖6、 實(shí)驗(yàn)步驟 1.新建工程，取名為DECL7S，如下圖3所示圖3 新建工程DDECL7S2新建VHDL 設(shè)計(jì)文件，選擇“File|New” ，在 New 對(duì)話框中選擇 DeviceDesignFiles下的 VHDLFile，單擊 OK，完成新建設(shè)計(jì)文件。 3在新建設(shè)計(jì)文件中輸入VHD

11、L 程序。 4.編譯程序。5保存文件，進(jìn)行管腳分配。 6對(duì)該工程文件進(jìn)行全程編譯處理，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。7、 VHDL程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S IS PORT(A:IN STD_LOGIC; LED7S1,LED7S2,LED7S3,LED7S4,LED7S5,LED7S6,LED7S7,LED7S8:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(

12、A) BEGIN IF A=1 THEN LED7S1=0000110;-1 LED7S2=1001111;-3 LED7S3=1101101;-5 LED7S4=0000111;-7 LED7S5=1101111;-9 LED7S6=1111100;-b LED7S7=1011110;-d LED7S8=1111001;-f ELSE LED7S1=0000110;-1 LED7S2=1001111;-3 LED7S3=1101101;-5 LED7S4=0000111;-7 LED7S5=1101111;-9 LED7S6=1111100;-b LED7S7=1011110;-d LED7

13、S8BT=00000001;ABT=00000010;ABT=00000100;ABT=00001000;ABT=00010000;ABT=00100000;ABT=01000000;ABT=10000000;ANULL;END CASE;END IF;END PROCESS P1;P2:PROCESS(CLK,RST)BEGINIF RST=1THEN CNT8=000000;ELSIF CLKEVENT AND CLK=1THENCNT8=CNT8+1;END IF;END PROCESS P2;P3:PROCESS(CLK,RST,A)BEGINIF RST=1THEN SGSGSGSG

14、SGSGSGSGSGNULL;END CASE;END IF;END PROCESS P3;END;6、 問(wèn)題討論1、 QuartusII9.0集成開(kāi)發(fā)環(huán)境下EP3C40Q240CB引腳編碼時(shí)出現(xiàn)不能定義是什么原因?qū)е碌?？答：EP3C40Q240CB引腳編碼出現(xiàn)不能定義是因?yàn)橹貜?fù)定義了，導(dǎo)致不能定義。廣東技術(shù)師范學(xué)院實(shí)驗(yàn)預(yù)習(xí)報(bào)告學(xué)院：專業(yè)：班級(jí)：成績(jī)：姓名：學(xué)號(hào)：組別：組員：實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)日期：指導(dǎo)教師簽名：實(shí)驗(yàn) （四） 項(xiàng)目名稱： 加 法 器 一、實(shí)驗(yàn)?zāi)康?1學(xué)習(xí)加法器的設(shè)計(jì)，進(jìn)一步了解、熟悉和掌握FPGA開(kāi)發(fā)軟件QuartusII 的使用方法2學(xué)習(xí)Verilog HDL 和VHDL的編程方

15、法二、實(shí)驗(yàn)內(nèi)容 編寫一個(gè)半加器的vhd 代碼生成一個(gè)半加器，利用半加器制成全加器，繼而完成四位全加器。三、實(shí)驗(yàn)原理及說(shuō)明由數(shù)字電路知識(shí)可知，一位全加器可由兩個(gè)一位半加器與一個(gè)或門構(gòu)成，其原理圖如圖1所示。該設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中ain,bin,cin信號(hào)可采用實(shí)驗(yàn)箱上SW0,SW1,SW2鍵作為輸入，并將輸入的信號(hào)連接到紅色LED管LEDR0,LEDR1,LEDR2上便于觀察，sum,cout信號(hào)采用綠色發(fā)光二極管LEDG0,LEDG1來(lái)顯示。圖1全加器方框圖四、實(shí)驗(yàn)步驟1

16、、在QUARTUSII軟件下創(chuàng)建一工程，工程名為 half_adder，芯片名為EP3C40Q240CB ；圖2.半加器2、新建Verilog語(yǔ)言文件，輸入如下半加器Verilog語(yǔ)言源程序；3、保存半加器程序?yàn)閔alf_adder.v，進(jìn)行功能仿真、時(shí)序仿真，驗(yàn)證設(shè)計(jì)的正確性。4選擇菜單FileCreate/UpdateCreate Symbol Files for current file，創(chuàng)建半加器模塊；5、新建一原理圖文件，在原理圖中調(diào)用半加器、或門模塊和輸入，輸出引腳，按照?qǐng)D3所示連接電路。并將輸入a_input、b_input、c_input連接到FPGA的輸出端，便于觀察。完成后

17、另保存full_adder。圖3.連接電路6、對(duì)設(shè)計(jì)進(jìn)行全編譯，如出現(xiàn)錯(cuò)誤按照錯(cuò)誤提示進(jìn)行修改。7、分別進(jìn)行功能與時(shí)序仿真，在進(jìn)行功能仿真前必須先生成功能仿真網(wǎng)絡(luò)表，才可進(jìn)行功能仿真，驗(yàn)證全加器的邏輯功能。圖4 全加器原理圖8.鎖定引腳ToDE2上的名稱Locationa_inputSW0PIN_N25b_inputSW1PIN_N26c_inputSW2PIN_P25a_outputLEDR0PIN_AE23b_outputLEDR1PIN_AF23c_outputLEDR2PIN_AB21sum_outputLEDG0PIN_AE22cout_outputLEDG1PIN_AF229. 下

18、載 采用JATG方式進(jìn)行下載，通過(guò)SW0,SW1,SW2分別代表a_input、b_input、c_input作為輸入，LEDR0，LEDR1，LEDR2的亮滅顯示分別代表a，b，co的狀態(tài)，亮表示輸入為1，滅表示輸入是0。全加器的結(jié)果輸出sum_output、cout_output用LEDG0，LEDG1亮滅顯示，同樣，亮表示輸入為1，滅表示輸入是0。通過(guò)設(shè)置不同的輸入驗(yàn)證全加器的邏輯輸出顯示。5、 實(shí)驗(yàn)結(jié)果1. 半加器的功能仿真與時(shí)序仿真：圖5半加器功能仿真結(jié)果圖6半加器時(shí)序仿真結(jié)果 由以上兩個(gè)功能仿真與時(shí)序仿真對(duì)比可以看到，在功能仿真圖中，輸入到輸出是不考慮器件及電路延時(shí)的情況下的功能上

19、的仿真驗(yàn)證。通過(guò)功能仿真結(jié)果可以看到所設(shè)計(jì)電路是達(dá)到預(yù)想要求，實(shí)現(xiàn)了半加器的功能。而時(shí)序仿真是在將設(shè)計(jì)適配到芯片后的仿真驗(yàn)證，考慮有延時(shí)情況下的結(jié)果，從而可有效地分析出設(shè)計(jì)中的競(jìng)爭(zhēng)和冒險(xiǎn)，一般接近最后作出的硬件結(jié)果。明顯的可以看出輸出到輸入是存在延時(shí)，因?yàn)槭羌{秒級(jí)單位的，所以在波形上有直觀的表現(xiàn)。2. 全加器的功能仿真與時(shí)序仿真：圖7全加器功能仿真圖8全加器時(shí)序仿真 同樣，由以上兩個(gè)功能仿真與時(shí)序仿真對(duì)比可以看到，與半加器得到的結(jié)果相似之處，在功能仿真圖中，得到的輸出波形結(jié)果是正確的，實(shí)現(xiàn)了全加器的功能。而時(shí)序仿真是存在明顯的延時(shí)，可以看出輸出到輸入不像功能仿真那么理想，在納秒級(jí)單位的情況下可

20、以明顯看到波形的差距，存在著延時(shí)導(dǎo)致的毛刺。六、實(shí)驗(yàn)程序半加器程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder IS PORT(a,b : IN STD_LOGIC; s,co: OUT STD_LOGIC); END half_adder;ARCHITECTURE half1 OF half_adder ISSIGNAL c,d : STD_LOGIC;BEGIN c=a OR b; d=a NAND b; co=NOT d; s=c AND d;END half1;四位加法器半加器程序LIBRARY IEEE;USE

21、IEEE.STD_LOGIC_1164.ALL;ENTITY FOUR_Fadder IS PORT(a,b : IN STD_LOGIC_VECTOR(0 TO 3); ci : IN STD_LOGIC; s : OUT STD_LOGIC_VECTOR(0 TO 3); co: OUT STD_LOGIC);END FOUR_Fadder;ARCHITECTURE f1 OF FOUR_Fadder ISSIGNAL tmp:STD_LOGIC_VECTOR(0 TO 3);SIGNAL d :STD_LOGIC;COMPONENT BLOCK1PORT( CIN,AIN,BIN:IN

22、STD_LOGIC; sum,cout:OUT STD_LOGIC);END COMPONENT;BEGINU1: BLOCK1 PORT MAP(ci,a(0),b(0),s(0),tmp(0);U2: BLOCK1 PORT MAP(tmp(0),a(1),b(1),s(1),tmp(1);U3: BLOCK1 PORT MAP(tmp(1),a(2),b(2),s(2),tmp(2);U4: BLOCK1 PORT MAP(tmp(2),a(3),b(3),s(3),co);- c=a OR b;- d=a NAND b;- co=NOT d;- sbt=00000001;abt=00000010;abt=00000100;abt=00001000;abt=00010000;abt=00100000;abt=01000000;abt=10000000;anull;end case;elsif cnt1=01 thencase cnt8(5 downto 3)iswhen001=bt=00000010;abt=00000100;abt=00001000;abt=00010000;abt=00100000;abt=01000000;anull;end case;elsif cnt1=10 thencase cnt8(5 downto 3)iswh