EDA技術(shù)與VHDL課程設計基于DDS移相信號發(fā)生器

1、eda技術(shù)與vhdl課程設計華東交通大學課程設計移相信號發(fā)生器丑小鴨指導老師 高彥麗摘要信號發(fā)生器又稱信號源，在生產(chǎn)生活實踐中應用廣泛。在我們各電子實驗室是不可少的實驗儀器。他能夠產(chǎn)生多種波形，如正弦波、三角波、方波、鋸齒波等。并且可以選擇輸出任意頻率、幅度、相位的波形。 本設計是采用dds直接數(shù)字頻率合成技術(shù)來產(chǎn)生各種波形信號，它具有相對帶寬很寬，頻率轉(zhuǎn)換時間極短，頻率分辨率很高，輸出相位連續(xù)，并且很容易實現(xiàn)頻率、相位、幅度的調(diào)制。本設計是移相信號發(fā)生器具有波形選擇，調(diào)頻、調(diào)相、調(diào)幅的功能。關(guān)鍵字 dds 調(diào)頻 調(diào)相 調(diào)幅 正弦波 三角波 方波 鋸齒波目錄摘要1目錄2第一章 整體設計論述3第

2、二章 直接數(shù)字頻率合成技術(shù)（dds）基本原理52.1基本原理52.2 dds的參數(shù)確定6第三章 單元模塊設計及仿真波形73.1正弦波設計模塊73.2 三角波設計模塊83.3 方波產(chǎn)生模塊103.4 鋸齒波設計模塊113.5 整體電路仿真波形13第四章 硬件實驗結(jié)果144.1引腳鎖定144.2 硬件測試結(jié)果15第五章 心得與體會21第六章 附錄23第一章 整體設計論述 本設計是基于dds技術(shù)（直接數(shù)字頻率合成技術(shù)）設計的一個移相信號發(fā)生器。能夠產(chǎn)生正弦波、三角波、方波、鋸齒波四種周期性波形。具有選擇波形類別、調(diào)頻、調(diào)相、調(diào)幅的功能。設計利用eda硬件在嵌入式邏輯分析儀（singnaltap ii

3、）進行采樣分析。本設計輸出有兩路信號標準信號pout_h（13位）及移相信號fout_h（13位）。頻率由8位的頻率控制字fword_h控制，控制其取點的步距，最大范圍0255倍，頻率控制字越大頻率越大。相位由8位的相位控制字pword_h控制，最大范圍0255，控制他的起始值，相位控制字越大初相越大。幅度由十位乘法器一4位乘數(shù)ss所以可以最大增大16倍，ss值越大幅度越大。波形類型的選擇采用2位的位選sel來確定當sel=00時輸出正弦波這時可以對正弦波進行調(diào)頻，調(diào)相，調(diào)幅，當sel=01時輸出三角波，當sel=10時輸出方波，當sel=11時輸出鋸齒波。這里利用按鍵q2、q4來控制波形選擇

4、。q4接高位。同時電路還設計了復位功能低電平復位，將鍵q1按下就復位輸出為0。設計框圖如下： 波形產(chǎn)生原理：1、正弦波原理 采用dds技術(shù)，包括基準時鐘、相位增量寄存器、相位累加器、波形存儲器，乘法器等模塊。正弦波將采集的1024點波形數(shù)據(jù)預先存在rom單元中，然后在系統(tǒng)標準時鐘clk下，按照一定的順序從定制的rom單元中讀取數(shù)據(jù)。用頻率控制字來控制地址間隔，從而改變頻率。用相位控制字來控制初始地址從而控制相位。通過在波形存儲器后接乘法器來控制幅度。2、三角波原理 連續(xù)加運算到一定值，然后連續(xù)進行減運算回到原值，這樣反復就是三角波。他通過改變加的數(shù)fword的值來改變頻率。通過對初值置一個數(shù)p

5、word來改變相位。進行相位累加來產(chǎn)生波形。通過對輸出的數(shù)做乘法來改變幅度。3、方波原理 輸出高電平一段時間在讓其輸出低電平一段時間就可以產(chǎn)生方波了。改變計數(shù)間隔可以改變頻率。與三角波一樣通過置數(shù)在進行加法來調(diào)相。調(diào)幅與三角波一樣。4、鋸齒波原理 連續(xù)加一個數(shù)到一定值，然后置0，可以得到一鋸齒波。調(diào)頻，調(diào)相，調(diào)幅的方法與三角波一樣。程序見附錄第二章 直接數(shù)字頻率合成技術(shù)（dds）基本原理dds技術(shù)，是一種新型的頻率合成技術(shù)和信號產(chǎn)生方法。其電路系統(tǒng)具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位、幅度的調(diào)制。它是將輸出波形的一個完整的周期、幅度

6、值都順序地存放在波形存儲器中，通過控制相位增量產(chǎn)生頻率、相位可控制的波形。2.1基本原理dds電路一般包括基準時鐘、相位增量寄存器、相位累加器、波形存儲器、d/a轉(zhuǎn)換器和低通濾波器（lpf）等模塊。原理框圖如下：相位增量寄存器寄存頻率控制數(shù)據(jù)，相位累加器完成相位累加的功能，波形存儲器存儲波形數(shù)據(jù)的單周期幅值數(shù)據(jù)，d/a轉(zhuǎn)換器將數(shù)字量形式的波形幅值數(shù)據(jù)轉(zhuǎn)化為所要求合成頻率的模擬量形式信號，低通濾波器濾除諧波分量。整個系統(tǒng)在統(tǒng)一的時鐘下工作，從而保證所合成信號的精確。每來一個時鐘脈沖，相位增量寄存器頻率控制數(shù)據(jù)與累加寄存器的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸出端。這樣，相位累加

7、器在參考時鐘的作用下，進行線性相位累加，當相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是dds合成信號的一個頻率周期，累加器的溢出頻率就是dds輸出的信號頻率。相位累加器輸出的數(shù)據(jù)的高位地址作為波形存儲器的地址，從而進行相位到幅值的轉(zhuǎn)換，即可在給定的時間上確定輸出的波形幅值。波形存儲器產(chǎn)生的所需波形的幅值的數(shù)字數(shù)據(jù)通過d/a轉(zhuǎn)換器轉(zhuǎn)換成模擬信號，經(jīng)過低通濾波器濾除不需要的分量以便輸出頻譜純凈的所需信號。信號發(fā)生器的輸出頻率f0可表示為： 上式中為系統(tǒng)時鐘，為系統(tǒng)分辨率，n為相位累加器位數(shù)即相位控制，m為相位累加器的增量即頻率控制字。2.2 dds的參數(shù)確定首先確定系統(tǒng)

8、的分辨率，最高頻率，及最高頻率下的最少采樣點數(shù)根據(jù)需要產(chǎn)生的最高頻率以及該頻率下的最少采樣點數(shù)，由公式 (1.2)確定系統(tǒng)時鐘的下限值。同時又要滿足分辨率計算公式 (1.3)綜合考慮決定的值。選定了的值后，則由公式(1.3)可得,據(jù)此可確定相位累加器位數(shù)n。然后由最高輸出頻率 推出m，得出相位增量寄存器為s位。第三章 單元模塊設計及仿真波形3.1正弦波設計模塊3.1.1 正弦波產(chǎn)生原理電路圖如下fword是8位頻率控制字，控制輸出信號的頻率；pword是8位相移控制字，控制輸出信號的相移量；adder32b和adder10b分別是32位和10位加法器；sin_rom是存放正弦波數(shù)據(jù)的rom，1

9、0跟數(shù)據(jù)線，10根地址線，其中的數(shù)據(jù)文件是lut10x10.mif。reg32b和reg10b分別是32位和10 位寄存器；mux10 b是10位乘法器；pout1和fout1是13位輸出，可以分別與兩位高速d/a相接，他們分別輸出參考信號和可移相正弦信號。fout1經(jīng)過了一個移相的10位加法器adder10b。 本電路是在每個時鐘周期內(nèi)，將加法器的值與頻率控制字相加，得到當前相位的值，將當前相位的值作為rom的地址，讀出rom的正弦波數(shù)據(jù)。rom是所生成正弦波形一周期采樣1024點的數(shù)據(jù)值，只需改變fword的值而改變地址間隔從而改變頻率。頻率控制字越大，rom的地址變化越快，輸出頻率越大。

10、為了頻率變化明顯將fword向左移20位在與adder32b相加。對于移相是通過pword相位控制字與10位加法器adder10b在送入10位寄存器得到當前相位的地址值，從而得到當前相位值。只需改變pword的值就可以改變相位。在將從rom讀出的數(shù)據(jù)通過與一4位數(shù)ss相乘控制輸出幅度。主要參數(shù) 頻率控制范圍：0255。相位控制范圍：0255。輸出分辨率：與加法器的位數(shù)有關(guān)。位數(shù)大分辨率高。3.1.2 mif文件的生成本設計定制的正弦波形數(shù)據(jù)存儲器rom所需的正弦波形數(shù)據(jù)mif文件，數(shù)據(jù)深度是1024、數(shù)據(jù)類型是十進制數(shù)，數(shù)據(jù)位寬為10位?？梢酝ㄟ^matlable來采樣取點。這里是通過c語言程序

11、生成的程序。mif文件見附錄23.1.3 正弦波產(chǎn)生程序見附錄3.1.4 正弦波仿真波形具體說明如下： clk是系統(tǒng)時鐘信號，設為100納秒。fword為8位的頻率控制字；pword為8位的頻率控制字；ss為4位控制幅度。fout1為移相輸出信號；pout1為標準輸出信號。 從上圖可以看出當fword的值為200時，pout1輸出的數(shù)的間隔大于當fword=1時的值。如666與806之間差140，5490與5460差30。即fword越大間隔越大頻率也就越大。當pword=1時與pword=0時比較。fout1對pout1明顯相移了。pword=1時fout1不等于pout1。pword=0時

12、fout1=pout1。改變pword的值可以改變相位。由圖可知當改變ss的值輸出的幅值也不一樣。所以改變ss可以實現(xiàn)調(diào)幅。3.2 三角波設計模塊3.2.1 基本原理該設計是通過連續(xù)加運算到a，然后連續(xù)進行減運算回到b，這樣反復就是三角波。a=“1100000000”， 只要加到大于a這個數(shù)就可以做減運算；b=“0000000111”，當小于b再進行加運算。他通過改變加的數(shù)fword的值來改變增量從而改變頻率。通過對初值置一個數(shù)pword來改變相位。這個數(shù)是在復位是設置的，而且在每次改變pword是必須復位。最后將得到的10位數(shù)乘以四位的ss得到14位的數(shù)從而實現(xiàn)調(diào)幅。補充：fword、pwo

13、rd為8位 最終的結(jié)果為14位。設計框圖如下：程序見附錄開始復位？tmp1=0tmp2=pf10bclk上升沿？f=0？p=0？tmp1-1-fwordtmp1+1+fwordtmp2+1+fwordtmp2-1-fwordtmp1數(shù)a?tmp1a?tmp2-a?tmp2a?tmp1=tmp1+1+fwordtmp1=0tmp2=tmp2+1+fwordtmp2=0fout4=tmp2*ss 相移波pout4=tmp1*ss標準波3.4.2鋸齒波仿真波形clk是系統(tǒng)時鐘信號，設為100納秒。fword為8位的頻率控制字；pword為8位的頻率控制字；ss為4位控制幅度。clrn為復位低電平復位

14、。fout4為13位移相輸出信號；pout4為13位標準輸出信號。 從上圖可以看出當fword的值為200時，pout4輸出的數(shù)的相對間隔大于當fword=1時的值。如384與408之間差24，12與24差12。即fword越大間隔越大頻率也就越大。當pword=100時與pword=0時比較。fout4對pout4明顯相移了。pword=100時fout4不等于pout4（fout4=384，pout4=0）。pword=0時fout2=pout2。改變pword的值可以改變相位。由圖可知在頻率，相位不變的情況下，當ss=12時fout4=12，當ss=1時fout2=4，改變ss的值輸出的

15、幅值也不一樣。所以改變ss可以實現(xiàn)調(diào)幅。且具有復位功能，低電平復位。每次改變pword的值時需先復位。3.5 整體電路仿真波形具體說明如下： clk_h是系統(tǒng)時鐘信號，設為100納秒。fword_h為8位的頻率控制字；pword_h為8位的頻率控制字；ss_h為4位控制幅度。clrn_h為復位低電平復位。sel是兩位的波形選擇位。fout_h為13位移相輸出信號；pout_h為13位標準輸出信號。 如上圖所示：當sel=“00”是輸出正弦波，sel=“01”輸出三角波，sel=“10”輸出方波，sel=“11”輸出鋸齒波。然后通過fword_h來調(diào)頻，pword_h 來移相，ss_h來調(diào)幅。第

16、四章 硬件實驗結(jié)果4.1引腳鎖定如上圖輸入輸出信號所接引腳為：clk_h系統(tǒng)時鐘接pin_152,設為2khz,clrn_h復位信號鎖定引腳pin_135,名稱位qk1，當按下時復位。（鍵按下為0，平時為1）.fword_h7-5是頻率控制字的高三位分別鎖定pin-159、pin_158、pin_156,名稱分別為dk3、dk2、dk1。（on為0，off為1）pword_h7-5是相位控制字的高三位分別鎖定pin-162、pin_161、pin_160,名稱分別為dk6、dk5、dk4。ss_h3-2是幅度控制的高2位分別鎖定pin-164、pin_163，名稱分別為dk8、dk7。sel1

17、-0是波形選擇位，分別鎖定pin_138 pin_136名稱為qk4、qk2。4.2 硬件測試結(jié)果 輸出結(jié)果是通過signaltap ii來觀察分析。啟動分析儀后，將qk1按下，可以看到輸出一直線。當將qk4、qk2都按下，可看到輸出正弦波，再將dk1、dk2、dk3置on或off可以改變頻率，將dk6、dk5|、dk4置on或off可以改變相位，將dk8、dk7置on或off可以改變輸出幅度（結(jié)果如圖1-4）。將qk4按下可以觀察輸出三角波，同理將dk1、dk2、dk3置on或off可以改變頻率，將dk6、dk5|、dk4置on或off可以改變相位，將dk8、dk7置on或off可以改變輸出

18、幅度（結(jié)果如圖5-8）。若將qk2按下輸出方波通過dk1dk8可以調(diào)頻、調(diào)相、調(diào)幅（結(jié)果如圖912）。若不按下qk4、qk2輸出鋸齒波，結(jié)果如圖1215。 硬件結(jié)果如下：正弦波圖1 參照波 pword_h=0 ，將fword_h5dk1置1其他為0，ss_h2、ss_h3都置1圖2 調(diào)頻 只改變fword_h,讓其增大，頻率比圖1要大圖3 調(diào)相 在圖2的基礎上改變了pword_h,將pword_h5、pword_h6置1其他為0.上下波形相位不一樣。圖4調(diào)幅 在圖3的基礎上將ss_h2置0，從而改變輸出幅度三角波圖5 參照波 pword_h=0 ，將fword_h5dk1置1其他為0，ss_h

19、2、ss_h3都置1圖6 調(diào)頻 只改變fword_h,讓其增大，頻率比圖5要大圖7 調(diào)相 在圖6的基礎上改變了pword_h,將pword_h5、pword_h6置1其他為0.上下波形相位不一樣。圖8調(diào)幅 在圖7的基礎上將ss_h2置0，從而改變輸出幅度，輸出幅度比圖7要小方波圖9 參照波 pword_h=0 ，將fword_h5dk1置1其他為0，ss_h2、ss_h3都置1圖10 調(diào)頻 只改變fword_h,讓其增大，頻率比圖9要大圖11 調(diào)相 在圖9的基礎上改變了pword_h,將pword_h5、pword_h6置1其他為0.上下波形相位不一樣。圖12調(diào)幅 在圖11的基礎上將ss_h2

20、置0，從而改變輸出幅度，輸出幅度減小鋸齒波 圖13 參照波 pword_h=0 ，將fword_h5dk1置1其他為0，ss_h2、ss_h3都置1圖14 調(diào)頻 只改變fword_h,讓其增大，頻率比圖13要大圖15 調(diào)相 在圖13的基礎上改變了pword_h,將pword_h5、pword_h6置1其他為0.上下波形相位不一樣。圖16調(diào)幅 在圖15的基礎上將ss_h2置0，從而改變輸出幅度，輸出幅度減小鋸齒波第五章 心得與體會經(jīng)過長達兩個星期的課程設計，終于在自己的努力奮戰(zhàn)下完成了設計。雖然這兩個星期沒日沒夜的在實驗室，但是這兩星期過得很充實，收獲也很多。這次的設計是移相信號發(fā)生器，要求產(chǎn)生

21、正弦波、三角波、方波。并且可以進行調(diào)頻、調(diào)相、調(diào)幅。在整個設計過程中，學會了很多知識。首先，讓我熟練了quartus ii軟件。1、文件名必須與實體名一樣，工程名可以自選。2、若要對某個vhdl文件進行編譯、仿真或其他操作必須現(xiàn)將其設為頂層文件。3、仿真波形中信號值的設置要求可以觀察明顯的現(xiàn)象。其次，學會了用嵌入式邏輯分析儀signaltap ii。步驟：1、filenewothers file打開signaltap ii編輯窗口。2、調(diào)入待測信號，主頻時鐘信號不可調(diào)入。3、參數(shù)設置，設工作時鐘信號clock時應選主頻時鐘信號。4、保存、編譯下載，每次編譯后都要重新下載。5、最后啟動分析儀進行

22、分析觀察。同時在整個設計過程中，我碰到了許多問題，并解決了。1、剛設計的時候，應載想整個設計的大概而遲遲不知如何下手，最后經(jīng)同學指點，分模塊來做才一一完成。2、整個基本設計都完成后在對波形觀察分析時，發(fā)現(xiàn)波形不規(guī)則而且有好多毛刺。經(jīng)分析嘗試發(fā)現(xiàn)是因為在對信號進行引腳鎖定時，頻率控制字和相位控制字只用了高三位，其他懸空了。將其他沒用到的為置0后毛刺少好多，波形也規(guī)則了。還有發(fā)現(xiàn)在頻率較低的情況下，波形很標準。3、在觀察調(diào)相時，不管仿真波形，還是硬件測試，三角波、方波、鋸齒波，不管相位控制字設為多大都沒移相，最終在經(jīng)程序中得知因為每次都是在復位后才置數(shù)的。所以在調(diào)相前必須先復位再測試?？傮w來說，在

23、這次設計過程中，給我感觸最深的是，學會了電子系統(tǒng)設計的一般方法。在設計過程中應一個模塊一模塊的完成，一個一個問題的解決，這樣所有難題就會迎刃而解。第六章 附錄程序附錄1 正弦波產(chǎn)生程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder32b is -32位加法器port (a: in std_logic_vector(31 downto 0); b: in std_logic_vector(31 downto 0); s: out std_logic_vector(31 do

24、wnto 0); end adder32b;architecture behav of adder32b isbegin s=a+b;end behav;library ieee; -10位加法器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder10b isport (a: in std_logic_vector(9 downto 0); b: in std_logic_vector(9 downto 0); s: out std_logic_vector(9 downto 0); end adder

25、10b;architecture behav of adder10b isbegin s=a+b;end behav;library ieee;use ieee.std_logic_1164.all;entity reg32b is -32位寄存器port (load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end reg32b;architecture behav of reg32b is begin process(load,din)beginif

26、loadevent and load=1 thendout=din;end if; end process;end behav;library ieee;use ieee.std_logic_1164.all;entity reg10b is -10位寄存器port (load:in std_logic; din:in std_logic_vector(9 downto 0); dout:out std_logic_vector(9 downto 0);end reg10b;architecture behav of reg10b is begin process(load,din)begin

27、if loadevent and load=1 thendout=din;end if; end process;end behav;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux10b is -乘法器port (c: in std_logic_vector(3 downto 0); d: in std_logic_vector(9 downto 0); s: out std_logic_vector(13 downto 0); end mux10b;architecture

28、 behav of mux10b isbegin s=c*d;end behav;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dds1 is -正弦波port(clk: in std_logic;ss:in std_logic_vector(3 downto 0);fword:in std_logic_vector(7 downto 0);pword:in std_logic_vector(7 downto 0);fout1:out std_logic_vector(13 dow

29、nto 0);pout1:out std_logic_vector(13 downto 0);end;architecture one of dds1 iscomponent reg32b -32位寄存器port (load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end component;component reg10b -10位寄存器port (load:in std_logic; din:in std_logic_vector(9 downto

30、0); dout:out std_logic_vector(9 downto 0);end component;component adder32b -32位加法器port (a: in std_logic_vector(31 downto 0); b: in std_logic_vector(31 downto 0); s: out std_logic_vector(31 downto 0); end component;component adder10b -10位加法器port (a: in std_logic_vector(9 downto 0); b: in std_logic_ve

31、ctor(9 downto 0); s: out std_logic_vector(9 downto 0); end component;component sin_rom -正弦波形存儲器port (address:in std_logic_vector(9 downto 0); clock:in std_logic; q:out std_logic_vector(9 downto 0);end component;component mux10b -10*4位乘法器port (c: in std_logic_vector(3 downto 0); d: in std_logic_vecto

32、r(9 downto 0); s: out std_logic_vector(13 downto 0);end component;signal f32b,d32b,din32b:std_logic_vector(31 downto 0);- 定義信號signal p10b,lin10b,sin10b,ptmp1,ftmp1:std_logic_vector(9 downto 0);beginf32b(27 downto 20)=fword;f32b(31 downto 28)=0000;f32b(19 downto 0)=00000000000000000000;-將fword移位p10b(

33、9 downto 2)=pword;p10b(1 downto 0)f32b,b=d32b,s=din32b); -元件例化u2:reg32b port map(dout=d32b,din=din32b,load=clk);u3:sin_rom port map(address=sin10b,q=ftmp1,clock=clk);u4:adder10b port map(a=p10b,b=d32b(31 downto 22),s=lin10b);u5:reg10b port map(dout=sin10b,din=lin10b,load=clk);u6:sin_rom port map(add

34、ress=d32b(31 downto 22),q=ptmp1,clock=clk);u7:mux10b port map(d=ptmp1,c=ss,s=pout1);u8:mux10b port map(d=ftmp1,c=ss,s=fout1);end one;程序附錄2library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dds2 is -三角波port( clk,clrn: in std_logic;ss:in std_logic_vector(3 downto 0);fword:

35、in std_logic_vector(7downto 0);pword:in std_logic_vector(7 downto 0);fout2:out std_logic_vector(13 downto 0);pout2:out std_logic_vector(13 downto 0);end;architecture a of dds2 isbeginprocess(clk,clrn,fword ,pword) -進程variable tmp1,tmp2,p10b: std_logic_vector(9 downto 0); -定義信號variable f,p: std_logic

36、;variable f5b:std_logic_vector(4 downto 0);beginf5b(4 downto 2):=fword(7 downto 5);f5b(1 downto 0):=00;p10b(9 downto 7):=pword(7 downto 5);p10b(6 downto 0):=0000000;if clrn=0 then tmp1:=0000000000;tmp2:=p10b;-復位elsif clkevent and clk=1 thenif f=0 then if tmp11100000000 then f:=1; else tmp1:=tmp1+1+f

37、5b; end if;-增加else if tmp11100000000 then p:=1; else tmp2:=tmp2+1+f5b; end if;-增加else if tmp20000000111 then p:=0; else tmp2:=tmp2-1-f5b; end if;-減小end if;end if;fout2=tmp2*ss;-調(diào)幅pout2=tmp1*ss;end process;end a;程序附錄3library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dds3

38、 is -方波port( clk,clrn: in std_logic;ss:in std_logic_vector(3 downto 0);fword:in std_logic_vector(7 downto 0);pword:in std_logic_vector(7 downto 0);fout3:out std_logic_vector(13 downto 0);pout3:out std_logic_vector(13 downto 0);end;architecture a of dds3 issignal f,p: std_logic;signal q1,q2: std_logic_vector(9 downto 0);beginprocess(clk,clrn,fword ,pword)variable tmp1,tmp2,p10b: std_logic_vector(9 downto 0);variable f5b:std_logic_vector(4 downto 0);beginf5b(4 downto 2):=fword(7 downto 5);f5b(1 downto 0):=00;p10b(9 do