RTL8189ETV COB Guideline1課件

1、-1-Copyright 2010 Realtek Semiconductor CSimple Designn 為了降低layout 修改所延伸出之不確定性，建議採 “複複製與貼上製與貼上” 之方式，將模組參考設(shè)計(jì) SM89E00_1v7 放入您的整機(jī)設(shè)計(jì)中。BatterySOCWiFiDDRPMU-2-Copyright 2010 Realtek Semiconductor C Schematic Review Guide SM89E00_1v7 所有對外接口所有對外接口 SM89E00_1v7 是RTL8189ETV的參考設(shè)計(jì)，可以運(yùn)用於WiFi 模塊或 COB 設(shè)計(jì)。其對外接口可以分成以

2、下幾個(gè)部分n 電源接口n VDD33: 由系統(tǒng)提供的3.3V主電源輸入n VDIOSDIO: 由系統(tǒng)所提供的SDIO 接口參考電壓準(zhǔn)位 (3.3V 或 1.8V)n SDIO接口n 可支援SDIO 或 GSPI, 接口定義請參考下頁。n GPIO 接口n WAKE: GPIO7 (pin27, default pull high), 由RTL8189ETV 去喚醒Hostn CS: PDn (pin25, pull high) Host 來開關(guān)RTL8189ETV, low activen 天線接口n ANT: 連接外部天線n SM89E00_1v7 對外接口示意圖SDIO/GSPI 接口定義

3、接口定義u RTL8189ETV_SDIO interfaceu RTL8189ETV_GSPI interfacen 藉由適當(dāng)?shù)能浖渲?，RTL8189ETV的SDIO接口亦可設(shè)置為GSPI 接口3.3V / VDIO Power on Sequencen IC內(nèi)部LDO會(huì)去偵測3.3V和VDIO有沒有power，若任一個(gè)power沒有進(jìn)來，就會(huì)一直處於reset狀態(tài)，所以3.3V和VDIO先後沒有太大的差異。n 若真的有先後順序的情況，那就3.3V先上，1ms內(nèi)VDIO再跟上。n VDIO (SDIO/UART)，只要在SDIO/UART作IO之前給就好，但給了之後不可以任意斷電。tD1m

4、s3.3VVDIOVDIO Ready3.3V Ready0VDC Power Supply 3.3V 暫態(tài)響應(yīng)n Load Regulation一般在0.5%/A左右，在本情況下其差異值很小，可以忽略。n Line regulation一般在0.05%/A左右，對於處在穩(wěn)壓狀態(tài)下，這也可以忽略。n Transient Response在當(dāng)電流在200/400mA之間變化時(shí)，需小於200mV。(檢驗(yàn)標(biāo)準(zhǔn)可以為400mV for current change from 0 to 400mA)n Transient Response的ring waveform，原則上希望看到1個(gè)週期，過多過少都不

5、好。n 實(shí)際量測Transient Response的ring waveform時(shí)，在Switching Power的情況還會(huì)有額外的switching frequency tone出現(xiàn)，必須注意此會(huì)引起規(guī)格的變差。Load RegulationTyp 0.5%/A200mA (RX)400mA (TX)TransientResponse200mVSDIO 接口預(yù)留並聯(lián)接口預(yù)留並聯(lián)5.6pFRTL8189ETVShunt Capacitors 5.6pFn SDIO 是高速數(shù)字接口，搭配不同SOC 平臺其時(shí)鐘頻率會(huì)有所不同再加上不同PCB佈線其訊號完整性亦有差異，考量可能存在的SDIO對射頻接

6、收器干擾問題，建議在SDIO 接口並聯(lián)5.6pF 下地。Xtal 選用原則與電路注意事項(xiàng)選用原則與電路注意事項(xiàng)n R15 1Mohm 提供晶振電路穩(wěn)定起振條件，請務(wù)必保留n C47 , C48 是晶振Xi/Xo 兩旁的load capacitor，在工程階段需適當(dāng)調(diào)整讓W(xué)i-Fi 頻偏落在0-5ppmn 晶振規(guī)格建議如下: nRr 5* Rr , 建議請 Xtal 廠商幫忙量測VD12D 0R debugn 請適當(dāng)保留L11 0R 以提供1.2V debug-10-Copyright 2010 Realtek Semiconductor C Layout Review Guide PCB 建議

7、疊構(gòu)建議疊構(gòu)Layout 預(yù)留預(yù)留debug 0RRTKHost0402, 0RPower SupplyData/SDIO/SPI0402, 0RClose to RTK IC if possiblen Debug 過程可能需與 host 隔離,此時(shí)預(yù)留的0R 就可從中間手動(dòng)切斷,方便以釐清問題n 0R layout 建議如右圖RF placement & trace routingn RF path 為differential pair , 出pin 請固定間距n 擺件左右對稱n 如右下黃色線段為PA power supply trace , 請拉10miln 各零件下地pad請用GND全鋪

8、方式相連, 特別是RF matching 零件並緊臨貫GND via 下地VD33 Power routingVD33TxPA_OP (pin1)TxPA_ON (pin2)VD33PAD (pin3)VD33S (pin8)VD33A (pin11)VD33SPS (pin16)VD33A (pin17)VD33IO (pin30)n 請於大電容源頭處呈星狀型分怖藕合電容擺法藕合電容擺法- close to pinPut the decoupling capacitors as closed as possible to RTL8189ETV.VD334.7uF/NCTxPA_OP (pin

9、1)TxPA_ON (pin2)VD33PAD (pin3)VD33S (pin8)VD33A (pin11)VD33SPS (pin16)VD33A (pin17)VD33IO (pin30)4.7uFVD12R (pin6)VD12S (pin7)VD12A (pin12)VD12D (pin13)VD12D (pin31)VD12VD12V Power routingVD12 from (pin15)VD12R (pin6)VD12S (pin7)VD12A (pin12)VD12D (pin13)VD12D (pin31)n 請大電容源頭處呈星狀型分怖如右上圖,特別是pin6,pin7,不能與其它1.2V 共tracen Pin15出pin 接的藕合電容必須與pin16&pin14 相連,不跟其它gnd plane 相連,且直接貫gnd via至layer2,如右下圖n 承上,sch 如右下黃色線段為gnd pad 相連直接貫至layer2Xtal routingn Xi/Xo trace 遠(yuǎn)離其它訊號線n