VHDL語言多功能數(shù)字時鐘

1、目錄引言11 設計任務及設計要求11.1 設計任務11.2 設計要求12 設計總體思路22.1 各單元電路設計32.1.1 second 模塊42.1.2 minute 模塊42.1.3 hour 模塊42.1.4 alert 模塊42.1.5 seltime 模塊52.1.6 DELED 模塊52.2 總電路設計63 設計調試體會與總結63.1 設計調試63.1.1管腳鎖定63.1.2各模塊仿真波形圖73.2 體會與總結93.2.1體會93.2.2總結93.3 改進意見104 實驗箱調試現(xiàn)象11附錄：VHDL 描述12SECOND 模塊12MINUTE 模塊13HOUR 模塊14ALERT

2、模塊15SELTIME 模塊16DELED 模塊17參考文獻18多功能數(shù)字鐘設計引言EDA 技術即電子設計自動化技術，它是以可編程邏輯器件（PLD）為載體， 以硬件描述語言（VHDL）為主要的描述方式，以 EDA 軟件為主要的開發(fā)軟件的電 子設計過程。它主要采用“自頂向下”的設計方法，設計流程主要包括：設計輸 入、綜合、仿真、適配、下載。EDA 課程設計（注：EDA 即電子設計自動化，Electronics Design Automation）是電子技術基礎的一部分，隨著可編程器件技術的發(fā)展，EDA 技術 已廣泛用于電子系統(tǒng)設計開發(fā)中，EDA 技術已經(jīng)成為電子信息類專業(yè)人員必須掌 握的一門技術

3、。EDA 課程設計是繼模擬電子技術基礎、數(shù)字電子技術基礎、電子 技術基礎課程后電氣、電子燈專業(yè)綜合性實驗訓練課程，重在培養(yǎng)學生對 VHDL 語言的理解、EDA 軟件的使用和簡單電子電路設計的思想，提高學生動手能力。 VHDL 是一種硬件描述語言，它可以對電子電路和系統(tǒng)的行為進行描述，結合相關的軟件工具，可以得到所期望的實際電路與系統(tǒng)。使用 VHDL 語言描述的電路，可以進行綜合和仿真。然而，值得注意的是， 盡管所有 VHDL 代碼都是可仿真的，但并不是所有代碼都能綜合。1設計任務及設計要求1.1設計任務利用 QuartusII 軟件設計一個數(shù)字鐘，對設計電路進行功能仿真，并下載到 實驗箱中，可

4、以完成 00:00:00 到 23:59:59 的計時功能，并在控制電路的作用下 具有保持、清零、快速校時、快速校分、整點報時等功能。1.2設計要求設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘，并 具有定時與鬧鐘功能，能在設定的時間發(fā)出鬧鈴音，能非常方便地對小時、分鐘18和秒進行手動調節(jié)以校時間，每逢整點，產(chǎn)生報時音報時。系統(tǒng)框圖如圖 1 所示：圖 1 多功能數(shù)字鐘系統(tǒng)框圖2設計總體思路此設計問題可分為主控電路、計數(shù)器模塊和掃描顯示三大部，主控電路中 各種特殊功能的實現(xiàn)設計問題的關鍵。用兩個電平信號 A、B 進行模式選擇，AB=00 為模式 0，系統(tǒng)為計時狀態(tài)；AB=01 為

5、模式 1，系統(tǒng)為手動校時狀態(tài)；AB=10 為模式 2，系統(tǒng)為鬧鐘設置狀態(tài)。設置一個 turn 信號，當 turn=0 時，表示在手動校對時，選擇調整分鐘部分； 當 turn=1 時，表示在手動校對時，選擇調整小時部分。設置一個 change 信號，在手動校時或鬧鐘設置模式下，每按一次，計數(shù)器 加 1。設置一個 reset 信號，當 reset=0 時，整個系統(tǒng)復位；當 reset=1 時，系統(tǒng) 進行計時或其他特殊功能操作。設置一個鬧鐘設置信號 reset1，當 reset1=0 時，對鬧鐘進行設置，當 reset1=0 時，關閉鬧鐘信號。設置狀態(tài)顯示信號（連發(fā)光二極管）：LD_alert 指示

6、是否設置了鬧鈴功能；LD_h 指示當前調整的是小時信號；LD_m 指示當前調整的是分鐘信號。 當鬧鐘功能設置后（LD_alert=1），系統(tǒng)應啟動一個比較電路，當計時與預設鬧鈴時間相等時，啟動鬧鈴聲，直到關閉鬧鈴信號有效。 整點報時部分由分和秒計時同時為 0（或 60）啟動，與鬧鈴共用一個揚聲器驅動信號 out。系統(tǒng)計時時鐘為 clk=1Hz，選擇另一時鐘 clk_lk=1024Hz 作為產(chǎn)生鬧鈴聲、 報時音的時鐘信號。主控電路狀態(tài)表如表 1-1 所示。硬件系統(tǒng)示意圖如圖 2 所示。圖 2 數(shù)字鐘主控電路狀態(tài)表圖 3 數(shù)字鐘硬件系統(tǒng)示意圖2.1各單元電路設計2.1.1 second 模塊圖 4

7、 秒控制模塊這個模塊能夠實現(xiàn) 60 進制循環(huán)計數(shù)，帶有復位端 reset、手動調分功能端 setmin 和向分進位端 enmin ，受時鐘上升沿信號控制，其文本語言（文件名： second.vhd）為底層文本。2.1.2 minute 模塊圖 5 分控制模塊這個模塊也能夠實現(xiàn) 60 進制循環(huán)計數(shù)，帶有帶有復位端 reset、手動調小 時功能端 sethour 和向分進位端 enhour ，受時鐘上升沿信號控制。其文本語言（文件名：minute.vhd）為底層文本。2.1.3 hour 模塊圖 6 時控制模塊能夠實現(xiàn) 24 進制循環(huán)計數(shù)，帶有復位端 reset，受時鐘上升沿信號控制。 其文本語言

8、（文件名：hour.vhd）為底層文本。2.1.4 alert 模塊圖 7 鬧鐘模塊能夠實現(xiàn)整點報時和循環(huán)點亮 3 只 LED 燈，工作時受時鐘上升沿控制。其文 本語言（文件名：alert.vhd）為底層文本。2.1.5 seltime 模塊圖 8 時間設置模塊能夠實現(xiàn)逐次掃描秒個位、秒十位、分個位、分十位、時個位、時十位，并 輸出掃描數(shù)據(jù)和相應位的點 dp，帶有復位端 reset，受掃描時鐘上升沿控制。其 文本語言（文件名：seltime.vhd）為底層文本。2.1.6 DELED 模塊圖 9 數(shù)碼管段選模塊能夠實現(xiàn)譯碼功能，將掃描到的數(shù)據(jù)能夠譯碼顯示在 7 段數(shù)碼管上，輸出端 led6.0

9、分別對應數(shù)碼管的 ag。其文本語言（文件名：deled.vhd）為底層文 本。2.2總電路設計圖 10 多功能數(shù)字鐘原理圖該數(shù)字鐘主要由 3 個鍵控制，復位鍵 reset，當 reset=0 時，整個系統(tǒng)復 位；當 reset=1 時，系統(tǒng)進行計時或其他功能操作。sethour，當 setour=1 時， 小時顯示固定不動；當 setour=0 的，可以進行調整小時設置。setminute，當 setminute=1 時分鐘顯示不動，當 setminute=0 時，可以進行調整分鐘設置。在 分鐘為 59 秒時，秒在 51 秒,53 秒,55 秒,57 秒，59 秒發(fā)出低音，在整點時發(fā)出 高音，

10、整點報時。3設計調試體會與總結3.1設計調試3.1.1管腳鎖定3.1.2各模塊仿真波形圖圖 11 管腳鎖定圖 12 SECOND 模塊波形仿真仿真結果分析：在秒計時器的 clk 輸入一個周期為 10ns 的時鐘信號；清 0 端（reset）前面 一小段（100ns）為低電平，后面均為高電平；置數(shù)端（setmin）前面一小段（200ns） 為高電平，后面均為低電平； 保存波形圖，進行仿真，產(chǎn)生上述波形。圖 13 MINUTE 模塊波形仿真仿真結果分析：在分計時器的 clk 輸入一個周期為 10ns 的時鐘信號；清 0 端（reset）前面 一小段（50ns）為高電平，后面均為低電平；置數(shù)端（se

11、thour）前面一小段（80ns） 為低電平，后面均為高電平； 保存波形圖，進行仿真，產(chǎn)生如下波形：由上述 波形可以清楚的看到：當清 0 信號（reset）無效時，分計時器置數(shù)，從 50 分開 始計數(shù)，到 59 秒時回到 0，并且從 enhour 輸出一個高電平。圖 14 HOUR 模塊波形仿真仿真結果分析：在時計時器的 clk 輸入一個周期為 10ns 的時鐘信號；清 0 端（reset）前面 一小段（70ns）為低電平，后面均為高電平；保存波形圖，進行仿真，產(chǎn)生如下 波形：由上述波形可以清楚的看到：當清 0 信號（reset）無效時，時計時器置 數(shù)。圖 15ALERT 模塊波形仿真仿真結果

12、分析：設置 minute 的值，使其為 59 分；設置 second 的值，使其分別為 51 秒.59 秒.00 秒.01 秒.02 秒.03 秒，保存波形圖，進行仿真，產(chǎn)生如下波形：由上 述波形可以清楚的看到：alarm 在 51 秒.53 秒.55 秒.57 秒.59 秒.0 秒時輸出高 電平，并且持續(xù)保持 minute 為 59 分不變。圖 16SELTIME 模塊波形仿真仿真結果分析：在時計時器的 ckdsp 輸入一個周期為 10ns 的時鐘信號；清 0 端（reset）前 面一小段（100ns）為高電平，后面均為低電平；給分.時.秒固定的變化值， 保 存波形圖，進行仿真，產(chǎn)生上述波形

13、：由上述波形可以清楚的看到：當清 0 信號（reset）無效時，時計時器置數(shù)。圖 17 DELED 模塊波形仿真仿真結果分析：輸入端 S 是數(shù)碼管要顯示的字符，輸出端 AH 與實驗箱上的 8 個數(shù)碼管從 右到左一一對應。由仿真結果可知，當輸入為“0111”時，A、B、C 輸出高電平， 其他輸出低電平。硬件描述中選用了 8 個數(shù)碼管。保存波形圖，進行仿真，產(chǎn)生 上述波形。3.2體會與總結3.2.1體會由頂層硬件測試結果可知，設計已經(jīng)滿足了預期的實驗目標?？梢詫崿F(xiàn)復位 選擇功能。但是，這僅僅是 EDA 技術中的最基礎部分，要想把設計應用到實際中 還有很多需要學習和改進的地方，只有從基礎做起后面才能

14、做的更好。3.2.2總結EDA 技術作為現(xiàn)代電子設計技術的核心，它依賴功能強大的計算機，在 EDA 工具軟件平臺上，對硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、結構綜合，以及邏輯優(yōu) 化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。硬件描述語言 VHDL 是 EDA 技術的重要組成部分，基于 VHDL 的設計有一個重 要的設計思想：自頂向下設計。自頂下下設計有許多優(yōu)點：1）設計人員不受芯 片結構的約束，進行最適應市場需求的設計，避免再設計風險，縮短產(chǎn)品的上市 周期；2）設計成果的再利用得以保證(IP)；3）采用結構化開發(fā)手段，一旦系

15、統(tǒng) 基本功能結構確定，可以實行多人、多任務并行工作方式；4）選擇實現(xiàn)系統(tǒng)的 目標器件的類型、規(guī)模，硬件結構的自由度更大。在剛接觸 EDA 課程的時候，面對一種全新的硬件描述語言和軟件工具，一開 始是什么都不了解，后來通過實驗課慢慢掌握了 QUARTUE II 部分功能的使用。 開始上機做實驗時都是通過原理圖輸入進行設計和仿真，原理圖設計主要調 用相應模塊通過連線將對應端口連在一起，原理圖輸入并不復雜，因此實驗也不難。在熟悉了基本操作和原理后開始學習 VHDL 語言描述。VHDL 主要包括庫文件、 實體和結構體三部分。實體描述了電路器件的外部情況及各信號端口的基本性 質；結構體負責描述電路器件的

16、內部邏輯功能或電路結構。在 VHDL 的使用過程 中理解了自頂向下的設計思想，熟悉了軟件的使用。因為學校的課時安排有限，所以安排的實驗個數(shù)也比較有限。不過這些也并 不會影響對這門技術的學習，課后有多種選題供我們選擇做課程設計。因為自己 學的并不好，因此在選題時就選了個比較簡單的課題多功能數(shù)字鐘。參照書本和別人設計的例程，開始設計的是只能進行計時，也沒有選擇功能。 于是決定對設計進行功能改進，最后增加了使能端控制能和選擇復位功能，經(jīng)過 不斷的修改調試最終實 現(xiàn)了所需的功能。這次設計也收獲很多，平時做實驗大家做的都是一樣的，不懂的可以問別人， 但課程設計每組的課題都不一樣，所以只有自己查資料。過多的依賴被人，自己 不會得到鍛煉，能力也不會提升，還有比較重要的就是團隊合作精神，以后很多 工作都不是一個人可以完成的，所以合作精神很重要。雖然課程和設計都結束了，但要學的知識還很多，只有不斷學習才能提升自 己，跟上發(fā)展的步伐。3.3改進意見在進行時和分的調整時，每按一次按鍵數(shù)字就會跳的很快，所以在總的電路 中加上分頻模塊，在下一次調整時將會