DDR3的工作原理

1、硬件十萬個(gè)為什么DDR3的工作原理杜盼dzplay DDR的片內(nèi)結(jié)構(gòu) DDR的讀寫流程 DDR的基礎(chǔ)命令DDR的讀寫時(shí)序與參數(shù)目錄DDR的片內(nèi)結(jié)構(gòu)框圖上圖是一片容量4Gb,數(shù)據(jù)位寬為8bit的DDR3 SDRAM的結(jié)構(gòu)圖DDR的片內(nèi)結(jié)構(gòu)說明1控制器單元：包括輸入命令解析，模式配置&控制部分；2. 行地址選通單元：行激活通過此處操作；3. Bank控制邏輯：行/列地址解碼用到bank選通4列地址選擇單元，讀寫操作同時(shí)在打開列地址的時(shí)候送到1；5內(nèi)部存儲(chǔ)陣列，此處分8個(gè)bank,已4g8bit的顆粒為例；每個(gè) bank分65536行，128列，每個(gè)cell存儲(chǔ)8*bl的數(shù)據(jù)寬度；6讀寫數(shù)據(jù)

2、緩存及接口驅(qū)動(dòng)；dq數(shù)據(jù)在此變換位寬后內(nèi)外交互;7鎖存與控制邏輯：刷新與預(yù)充電用到該模塊。 DDR的片內(nèi)結(jié)構(gòu) DDR的讀寫流程 DDR的基礎(chǔ)命令DDR的讀寫時(shí)序與參數(shù)目錄DDR的操作啟動(dòng)：上電>解復(fù)位>初始化->ZQCL-> LEVELING->IDLE（READY） 讀：IDLE>行激活>讀數(shù)據(jù)（1次或多次突發(fā)）>預(yù)充電->IDLE 寫：IDLE>行激活>寫數(shù)據(jù)（1次或多次突發(fā)）>預(yù)充電->IDLE 刷新：IDLE>REF>IDLE自刷新的進(jìn)入與退出:IDLE->SFR->IDLE定期校正：

3、IDLE->ZQCS>IDLE，一般外部溫度或電壓改變時(shí)操作動(dòng)態(tài)更改配置:IDLE->MRS/MPR->IDLEDDR的讀操作（內(nèi)部流程圖）001ZOCALOC.CKIC4lrm C 1 7 2on；«Xb4:tot 1iooytw"TofT.-dBA3I23c«rr>CK.CK«lAata fitocUc*C<4b*m 2 t44«l <4>c<r <v I (MV nWofoi BC4)a«rtcOM*nwjFx 173b«41Concrol lookhuVI

4、Med»r»9»»f» 1£JrDU/JW;vjnUvUmODDl.DQl*IJlAntearwrwd:np«rtICUKDDR的讀操作（步驟說明）口 ddr發(fā)起一次讀的過程包含一系列命令有：1. 操作開始于Active命令A(yù)ctive命令同時(shí)并發(fā)含帶地址位，以選擇Bank和Row地址（BAO-BA2選擇BANK、A0A15遙暮Row）。用于打開 一個(gè)工作行。2. 隨后是一個(gè)Read命令React命令并發(fā)含帶突發(fā)操作的起始Column地址和bcink號(hào)，打開對(duì)應(yīng)gating的列；3數(shù)據(jù)經(jīng)過特定的延時(shí)（CL+AL,后面詳細(xì)介紹

5、）；將數(shù)據(jù)傳出IO； 4完成數(shù)據(jù)傳出后，需將當(dāng)前cache的數(shù)據(jù)刷回存儲(chǔ)整列并關(guān)閉當(dāng)前工作行（攜帶命令和BA信息）；【是否發(fā)布自動(dòng)預(yù)充電命令（通過A10）DDR的寫操作（內(nèi)部流程圖）DDR的寫操作（步驟說明） ddr發(fā)起一次寫操作與讀類似，除寫數(shù)據(jù)，其他步驟參照讀。1-和讀操作一樣。2隨后是一個(gè)write命令Recid命令并發(fā)含帶突發(fā)操作的起始Column地址和bank號(hào),打開對(duì)應(yīng)gating的列；3經(jīng)過特定的延時(shí)（CWL+AL,后面詳細(xì)介紹）；數(shù)據(jù)從IO寫入i。 gating ；這之間又有一個(gè)延時(shí)tWR。4完成數(shù)據(jù)寫入后，預(yù)充電的操作和讀一樣。 DDR的片內(nèi)結(jié)構(gòu) DDR的讀寫流程 DDR的基

6、礎(chǔ)命令DDR的讀寫時(shí)序與參數(shù)目錄行激活初始化完成后，不管是讀還是寫，都需要對(duì)L-Bank中的陣列進(jìn)行 尋址，首先就要確定行(Row)，使之處于活動(dòng)狀態(tài)(Active)、 然后再確定列。雖然之前要確定L-Bank的定址，但它與行有效同時(shí)進(jìn)行。讀命令口前面講到的讀操作是由一系列命令組成的，讀命令是其必不可少 的一部分（注意區(qū)分這2個(gè)定義的區(qū)別哈）讀命令包含命令本身，bcmk選擇，和列地址進(jìn)行尋址。但是，地址線仍然是行地址所用的A0-A9 （本例）。沒錯(cuò)，在 SDRAM中，行地址與列地址線是共用的。不過，讀/寫的命令是怎么發(fā)出的呢？其實(shí)沒有一個(gè)信號(hào)是發(fā)送 讀或?qū)懙拿鞔_命令的，而是通過芯片的可寫狀態(tài)的

7、控制來達(dá)到讀 /寫的目的。顯然WE#信號(hào)就是一個(gè)關(guān)鍵。WE#無效時(shí)，當(dāng)然就 是讀取命令。CS#,RAS#,CAS#,WE#: 0101寫命令口前面講到的讀操作是由一系列命令組成的，讀命令是其必不可少 的一部分（注意區(qū)分這2個(gè)定義的區(qū)別哈）寫命令包含命令本身，bcmk選擇，和列地址進(jìn)行尋址。 CS#,RAS#,CAS#,WE#: 0100;需要注意的是，命令發(fā)出后，在固定的延時(shí)WL后要向DDR發(fā)送數(shù) 據(jù)。預(yù)充電由于SDRAM的尋址具體獨(dú)占性，所以在進(jìn)行完讀寫操作后，如果 要對(duì)同一L-Bank的另一行進(jìn)行尋址，就要將原來有效（工作）的 行關(guān)閉，重新發(fā)送行/列地址。 L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備

8、打開新行的操作就是預(yù)充電 （Precharge）。預(yù)充電可以通過單獨(dú)的命令控制，也可以通過輔助設(shè)定讓芯片在 每次讀寫操作之后自動(dòng)進(jìn)行預(yù)充電。（A10）【本質(zhì)】預(yù)充電是一種對(duì)工作行中所有存儲(chǔ)體進(jìn)行數(shù)據(jù)重寫，并 對(duì)行地址進(jìn)行復(fù)位，同時(shí)釋放S-AMPo DDR的片內(nèi)結(jié)構(gòu) DDR的讀寫流程 DDR的基礎(chǔ)命令DDR的讀寫時(shí)序與參數(shù)目錄【時(shí)序】激活T9*T8*T5*Ta'L-T3*<1TTo*tRCD在發(fā)送列讀寫命令時(shí)必須要與行有效命令有一個(gè)間隔，這個(gè)間隔 被定義為tRCD,即RAS to CAS Delay（RAS至CAS延遲）；大家也可以理解為行選通周期，這是根據(jù)芯片存儲(chǔ)陣列電子元件 響

9、應(yīng)時(shí)間（從一種狀態(tài)到另一種狀態(tài)變化的過程）所制定的延遲?！緯r(shí)序】讀操作BLCKTaCanmard1iddrez2oos.oasfoo3TOT1T213T475T6T7T8T9TIOTilTI2T13T14辺 Transition ir>g Dsta旳 W： Care【參數(shù)】列選擇延時(shí)CL/CWL CL但是在CAS冥出之后，仍要經(jīng)過一定的時(shí)間才能有數(shù)據(jù)輸出，從CAS 與讀取命令爰出到第一筆數(shù)據(jù)輸出的這段時(shí)間，被定義另CL (CAS Latency, CAS潛伏期)。由于CL只在讀取時(shí)出現(xiàn)，所以CL又被稱為讀取潛伏期(RL, Read Latency)。 CL的單位與tRCD樣，為時(shí)鐘周期數(shù)

10、，具體耗時(shí)由時(shí)鐘頻率決定。 CWL和讀數(shù)據(jù)類似，在CAS發(fā)出之后，仍要經(jīng)過一定的時(shí)間才允許數(shù)據(jù)進(jìn) 入，從CAS與寫命令發(fā)出到第一拍數(shù)據(jù)寫入的這段時(shí)間，被定義為 CWL (CAS Write Latency)【參數(shù)】附加延時(shí)al（為啥會(huì)有這個(gè)東西，為啥可以是0）口 （為了解決DDR內(nèi)存中指令沖突而設(shè)計(jì)的功能。它允許CAS信號(hào) 緊隨RAS發(fā)送，相對(duì)于以往的DDR等于將CAS前置了。這樣，地址 線可以立刻空出來，便于后面的行有效命令發(fā)出；讀/寫操作并 沒有因此而提前，仍有要保證有足夠的延遲/潛伏期） DDR的2種讀操作方式interleaved Sequential ； interleaved顧名思

11、 義是交錯(cuò)操作，也就是同時(shí)打開多個(gè)bank； Sequential是順序操 作，一次只操作1個(gè)bank；開啟AL可在交錯(cuò)操作時(shí)減少?zèng)_突率而 進(jìn)一步提高效率。【參數(shù)】附加延時(shí)AL (disable)【參數(shù)】附加延時(shí)AL (disable)01245 r. 7891011_ 12_ 14_ 15正常操作 JUTrLrLrLrLrLrLrLTLrLrLrLrLru- 時(shí)序tkRD :tR< !><：1.-Al. <!HRD延遲后一個(gè)時(shí)鐘周期 發(fā)生;中突廠5osted CAS操作時(shí)序【參數(shù)】附加延時(shí)AL (enable)【參數(shù)】附加延時(shí)al （內(nèi)部操作）沒有;中突tRRD =行

12、有效命令至其他L-Bank行有效命令間隔周期在AL朋間保 持讀取命令Posted CAS 操作時(shí)序<RKI>x2 * ll« l> - 4VI.-4AI. -III. - 4【時(shí)序】讀操作BCFigure 69: Consecutive READ Bursts (BC4)塔a口由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（Burst Length，BL） 也固定為8而對(duì)于DDR2和早期的DDR架構(gòu)系統(tǒng)，BL=4也是常用的，DDR3為 此增加了一個(gè)4bit Burst Chop （突發(fā)突變）模式即由一個(gè)BL=4的讀取操作加上一個(gè)BL=4的寫入操作來合成一個(gè) BL=8

13、的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過A12地址線來控制這一突發(fā)模 式。屋三三三三二三三三三二三三三三三mrnmn.z-sj S5CJ9-)-T-)«*£11TW80 §$ppr6 &w【近苗】【時(shí)序】寫操作BCCK?T1T6T8Gommarid1WRITEAdd ress5ycd廠iii i ii i iNOPhOPWRITENOPhOPNOP(NOPVa lidValidCQSr OQS0勺川用/刃川川厲川川m川川川川n”川川川用川7）WL= 5伽RE刷新與預(yù)充電刷新操作與預(yù)充電中重寫的操作一樣，都是用SAMF先讀再寫。 因?yàn)樗粩噙M(jìn)行刷新(Refresh)才能保留住數(shù)據(jù)，因此它是 dram最重要的操作。預(yù)充電是對(duì)一個(gè)或所有L-Bank中的工作行操作，并且是不定期的， 而刷新則是有固定的周期，依次對(duì)所有行進(jìn)行操作，以保留那些 久久沒經(jīng)歷重寫的存儲(chǔ)體中的數(shù)據(jù)。感應(yīng)放大器的讀寫（結(jié)構(gòu)圖1）彳丁地址線行選通三極管歹I應(yīng)址線” S S_AMP 的.列選通三極管位線（數(shù)據(jù)I/O）感應(yīng)放大器的讀寫（結(jié)構(gòu)圖2）信號(hào)放