數(shù)字邏輯考試題

1、數(shù)字邏輯考試題 數(shù)字邏輯考試題(一)一、填空（每空1分，共17分）1. （1011.11）B=（ ） D=（ ）H2. （16）D=（ ）8421BCD碼。3. 三態(tài)門的輸出有 輸出高電平 、輸出低電平 、 輸出高阻態(tài) 三種狀態(tài)。4. 試舉出CMOS三個(gè)電路的優(yōu)點(diǎn) 、 、 。5. 則其對(duì)偶式Y(jié)為 。6. 的最簡(jiǎn)式為Y= 。7. 由n位寄存器組成的扭環(huán)型移位寄存器可以構(gòu)成 進(jìn)制計(jì)數(shù)器。8. 半導(dǎo)體存儲(chǔ)器對(duì)存儲(chǔ)單元的尋址一般有 和矩陣譯碼兩種方式。9. 一片8K×8位的ROM存儲(chǔ)器有 個(gè)字，字長(zhǎng)為 位。10. 四位環(huán)型計(jì)數(shù)器初始狀態(tài)是1000，經(jīng)過5個(gè)時(shí)鐘后狀態(tài)為 。11. 在RS、JK

2、、T和D觸發(fā)器中， 觸發(fā)器的邏輯功能最多。12. 設(shè)一個(gè)包圍圈所包圍的方格數(shù)目為S，消去的變量數(shù)目為N，那么S與N的關(guān)系式應(yīng)是 。13. 在卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，圈1求得 的最簡(jiǎn)與或式，圈0求得 的最簡(jiǎn)與或式。二、選擇（5分）1. 的反函數(shù)為 =（ ）。A. B. C. D. 2. 下列哪個(gè)元件是CMOS器件（ ）。A. 74S00 B. 74LS00 C. 74HC00 D. 74H003. 十進(jìn)制數(shù)25用8421BCD碼表示為（ ）。A. 10101 B.0010 0101 C.100101 D. 101014. 若用1表示高電平，0表示低電平，則是（ ）。A. 正邏輯 B. 負(fù)邏輯 C.

3、 正、負(fù)邏輯 D. 任意邏輯5. 下邏輯圖的邏輯表達(dá)式為（ ）。&&&&ABCYA. B. C. D. 6. 三態(tài)門的邏輯值正確是指它有（ ）。A. 1個(gè)B. 2個(gè)C. 3個(gè)D. 4個(gè)7. 噪聲容限越大，門電路抗干擾能力為（ ）。A. 越弱B. 不變C. 越強(qiáng)D. 不確定8. CMOS傳輸門（ ）。A. 只能傳遞數(shù)字信號(hào) B. 只能傳遞模擬信號(hào) C. 不能傳遞數(shù)字信號(hào)和模擬信號(hào) D. 既能傳遞數(shù)字信號(hào)，又能傳遞模擬信號(hào)9. 組合邏輯電路在電路結(jié)構(gòu)上的特點(diǎn)下列不正確的是（ ）。A. 在結(jié)構(gòu)上只能由各種門電路組成 B. 電路中不包含記憶（存儲(chǔ)）元件 C. 有輸入到輸

4、出的通路 D. 有輸出到輸入的反饋回路10. 已知74LS138譯碼器的輸入三個(gè)使能端（E1=1，）時(shí)，地址碼A2A1A0=011，則輸出為（ ）。A. 11111101B. 10111111C. 11110111D. 11111111三 、簡(jiǎn)答題（15分，每題5分） 1. 一個(gè)n位無(wú)符號(hào)二進(jìn)制整數(shù)能表示的十進(jìn)制數(shù)范圍有多大？表示一個(gè)最大2位十進(jìn)制數(shù)至少需要多少二進(jìn)制數(shù)？2. 將下列十進(jìn)制數(shù)分別轉(zhuǎn)換為二進(jìn)制，并求出相應(yīng)二進(jìn)制對(duì)應(yīng)的Gray碼。（1）92（2）773. 寫出下列十進(jìn)制數(shù)的BCD碼。（1）6521（2）489.03四、計(jì)算（20分）1. 用代數(shù)法化簡(jiǎn)下列各式（每小題3分）（1） （

5、2） 2. 用卡諾圖法化簡(jiǎn)下式（5分）3. 將下式轉(zhuǎn)換成與 或形式（5分）4. 在某計(jì)數(shù)器的輸出端觀察到如下圖所示的波形，試確定該計(jì)數(shù)器的模。（4分）四、分析設(shè)計(jì)（35分）1. 十字路口的路況如下圖所示。通道A（含A1和A2）為主干道，當(dāng)通道A沒有車輛行駛，而通道B1或B2有車輛停留或等待時(shí)，則該處的車輛可以行駛；當(dāng)通道A有車時(shí)，無(wú)論通道B的情況如何，通道A允許通行。試用邏輯門電路設(shè)計(jì)交通燈控制電路。（15分）2. 設(shè)計(jì)一個(gè)同步5進(jìn)制加法計(jì)數(shù)器。（20分）數(shù)字邏輯考試題(二)一、填空（20分）1. 邏輯門電路中的基本邏輯關(guān)系為 、 、 三種。 2. 電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，

6、若規(guī)定 ， 則稱為正邏輯。3. 邏輯代數(shù)中的“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的 。4. (A+B)(A+C) = 5. 邏輯函數(shù)的表示方法有邏輯狀態(tài)表、邏輯式、 、 。6. 對(duì)于n個(gè)輸入變量有 個(gè)最小項(xiàng)。 7. （13）D=（ ）B=（ ）H=（ ）8421BCD碼。8. 若一個(gè)存儲(chǔ)器的存儲(chǔ)單元的地址線線數(shù)為10，位線數(shù)為32，則此存儲(chǔ)器的存儲(chǔ)容量為_位。（字?jǐn)?shù)用K表示）9. 按照數(shù)據(jù)寫入方式特點(diǎn)的不同，ROM可分為掩膜ROM， ， 。10. 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)是指1個(gè)門電路有2個(gè)輸入信號(hào) 、由于2個(gè)信號(hào)達(dá)到門坎電平的 不同，在輸出端 的現(xiàn)象。11. 一個(gè)存儲(chǔ)器有地址

7、線A11、A10、A1、A0，共12根，輸出數(shù)據(jù)線有D7、D6、D0，共8根，則該存儲(chǔ)器的存儲(chǔ)容量為 。二、單項(xiàng)選擇題（10分）1. 半導(dǎo)體二極管截止時(shí)，外加電壓uD為（ ）。    A. <1.4v B. <1v C. <0.7v D. <0.5v2. 如果編碼0100表示十進(jìn)制數(shù)4，則此碼不可能是（ ）。      A. 8421BCD碼 B. 5211BCD碼 C. 2421BCD碼 D. 余3循環(huán)碼3. 用或非門構(gòu)成基本觸發(fā)器，發(fā)生競(jìng)態(tài)現(xiàn)象時(shí)，RS變化為（ ）。 

8、     A. 0011 B. 0110 C. 1100 D. 10014. 構(gòu)成移位寄存器不能采用的觸發(fā)器為（ ）。      A. R-S型 B. J-K型 C. 主從型 D. 同步型5. 對(duì)于D觸發(fā)器，欲使Qn+1=Qn，應(yīng)使輸入D=（ ）。A.0 B.1 C.Q D. 6. 下列觸發(fā)器中，沒有約束條件的是（ ）。A. 基本RS觸發(fā)器 B. 主從RS觸發(fā)器 C. 同步RS觸發(fā)器 D. 邊沿D觸發(fā)器7. 4位集成數(shù)值比較器至少應(yīng)有端口數(shù)（ ）個(gè)。    A. 1

9、8 B. 16 C. 14 D. 128. 以下PLD中，與、或陣列均可編程的是（ ）器件。     A. PROM B. PAL C. PLA D. GAL9. 將十六進(jìn)制數(shù)（4E.C）16轉(zhuǎn)換成十進(jìn)制數(shù)是（ ）。A. （54.12）10B. (54.75)10C. (78.12)10D. (78.75)1010. 同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者（ ）。A. 沒有觸發(fā)器 B. 沒有統(tǒng)一的時(shí)鐘脈沖控制C. 沒有穩(wěn)定狀態(tài) D. 輸出只與內(nèi)部狀態(tài)有關(guān)三、 用邏輯代數(shù)證明下列等式（每小題5分，共10分)(1) (2) 四、化

10、簡(jiǎn)題,將下列邏輯函數(shù)化成最小項(xiàng)。（每小題5分，共10分)（1）（2）五、用卡諾圖法化簡(jiǎn)下列邏輯函數(shù)。（每小題5分，共10分)（1）（2）六、設(shè)計(jì)（40分）1. 用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。舉重比賽有3個(gè)裁判，其中一個(gè)主裁判，兩個(gè)副裁判。每一個(gè)裁判可操作自己的按鈕來(lái)裁定選手是否成功舉起杠鈴。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判定成功舉起，且其中有一個(gè)為主裁判時(shí)，表示選手成功舉起的指示燈才亮。（10分）2. 試用4選1數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)（15分）七、設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換器，輸入為4位二進(jìn)制代碼，輸出為4位格雷碼。（15分）數(shù)字邏輯考試題(三)一、填空（每空1分，共20分）1. 二值邏輯中，變量的取值不

11、表示 ，而是指 。2. 三態(tài)門電路的輸出有1、 和 三種狀態(tài)。3. 十進(jìn)制數(shù)86的8421BCD碼為 ，余3碼為 。4. 觸發(fā)器是下降沿觸發(fā)，而 觸發(fā)器是上升沿觸發(fā)。5. 在數(shù)字電路中，三極管主要工作在 、 兩種穩(wěn)定狀態(tài)6. 由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生 個(gè)順序脈沖。7. 構(gòu)成一個(gè)模6的同步計(jì)數(shù)器最少要 個(gè)觸發(fā)器8. (10010111) 8421BCD=( )10=( )2=( )89. 邏輯代數(shù)中的三種基本邏輯運(yùn)算有 、 、 。10. 凡是門輸出產(chǎn)生不應(yīng)有的負(fù)尖脈沖稱為 冒險(xiǎn)。11. T觸發(fā)器是在cp操作下,具有保持和 功能的觸發(fā)器。二、選擇題（每題1分，共10分）1. 下列

12、四個(gè)數(shù)中與十進(jìn)制（163）10不相等的是（ ）。A.（43）16 B.（10100011）2 C.（000101100011）8421BCD D. （1001000011）82. n個(gè)變量可以構(gòu)成（ ）個(gè)最小項(xiàng)A. n B. 2n C. 2n D. 2n1 3. 如將TTL與非門作非門使用，則多余輸入端應(yīng)做（ ）處理。A. 全部接高電平 B. 部分接高電平，部分接地C. 全部接地 D. 部分接地，部分懸空4. 邏輯式相等的式子是（ ）。A. B.1+BC C. D. 5. 下列邏輯電路中為時(shí)序邏輯電路的是（ ）。 A. 變量譯碼器 B. 加法器 C. 數(shù)碼寄存器 D. 數(shù)據(jù)選擇器6.GAL是指

13、（ ）。A. 專用集成電路B. 可編程陣列邏輯C. 通用集成電路D. 通用陣列邏輯7. RAM與ROM二者不同的是（ ）。A. 存儲(chǔ)容量 B. 輸出位數(shù) C. 讀操作 D. 寫操作8. 子程序的重載不包括以下（ ）類型的重載。A. 參數(shù)類型的重載 B. 參數(shù)目的的重載C. 函數(shù)返回類型的重載D. 函數(shù)名稱的重載9. 輸入的TTL或非門，在邏輯電路中使用時(shí)，其中5個(gè)輸入端是多余的，多多余的輸入端將作（ ）處理A. 接地 B. 懸空 C. 直接連接工作電源 D. 通過一個(gè)電阻接工作電源10. 對(duì)于鐘控RS觸發(fā)器，若要求其輸出“0”狀態(tài)不變，則輸入的RS信號(hào)應(yīng)為（ ）。A. RS=X0 B. RS=

14、0X C. RS=X1 D. RS=1X三、將下列十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)和8421BCD碼。（共10分，每小題5分） （1） 43（2） 127 四、化簡(jiǎn)題（每題5分，共25分）（1）（2）（3）（4）（5）五、分析下圖所示邏輯電路的功能。（10分）六、試用2輸入與非門和反相器設(shè)計(jì)一個(gè)4位的奇偶校驗(yàn)器，即當(dāng)4位數(shù)中有奇數(shù)個(gè)1時(shí)輸出為0，否則輸出為1。（10分）七、設(shè)計(jì)一個(gè)將余3碼變換成8421BCD碼的組合邏輯電路。（10分）數(shù)字邏輯考試題(四)一、填空（每空1分，共15分）1. 三態(tài)門的輸出有 、 、 三種狀態(tài)。2. 將一個(gè)包含16384個(gè)基本存儲(chǔ)單元的存儲(chǔ)電路設(shè)計(jì)成8

15、位為一個(gè)字節(jié)的ROM，該ROM有 個(gè)地址，有 個(gè)數(shù)據(jù)讀出線。3. 由n位寄存器組成的扭環(huán)型移位寄存器可以構(gòu)成 進(jìn)制計(jì)數(shù)器。4. 一片8K×8位的ROM存儲(chǔ)器有 個(gè)字，字長(zhǎng)為 位。5. 十進(jìn)制數(shù)86的8421BCD碼為 ，余3碼為 。6. 一個(gè)門電路的輸出端所能連接的下一級(jí)門電路輸入端的個(gè)數(shù)，稱為該門電路的 。 7. 信息位110101的奇校驗(yàn)位為 ，偶校驗(yàn)位為 。8. F=A+B可化簡(jiǎn)為 。9. 構(gòu)成一個(gè)模6的同步計(jì)數(shù)器最少要 個(gè)觸發(fā)器。10. (10100.001)2=( )8=( )1611. AB+C+C的最簡(jiǎn)與或表達(dá)式為 。=AB+(+)C=AB+C=AB+C12. 對(duì)于共陰

16、極顯示器，可以用輸出 的七段譯碼器7448來(lái)進(jìn)行譯碼驅(qū)動(dòng)。13. 將特定的信息表示成二進(jìn)制代碼的過程稱為 。二、選擇題（每題1分，共10分）1. 下列各門電路中，（ ）的輸出端可直接相連，實(shí)現(xiàn)線與。A. 一般TTL與非門 B. 集電極開路TTL與非門C. 一般CMOS與非門 D. 一般的TTL或非門2. 將十六進(jìn)制數(shù)（4E.C）16轉(zhuǎn)換成十進(jìn)制數(shù)是（ ）。A. 54.12）10 B. (54.75)10C. (78.12)10 D. (78.75)103. 標(biāo)準(zhǔn)與或式是由（ ）構(gòu)成的邏輯表達(dá)式。A. 與項(xiàng)相或B. 最小項(xiàng)相或C. 最大項(xiàng)相與D. 或項(xiàng)相與4. 具有直接復(fù)位端和置位端D D的觸發(fā)

17、器，當(dāng)觸發(fā)器處于受CP脈沖控制的情況下工作時(shí)，這兩端所加的信號(hào)為（ ）。 A. 01 B. 11C. 00 D. 105. 余3碼10001000對(duì)應(yīng)的2421碼為（ ）。A. 01010101B. 10000101C. 10111011D. 111010116. RAM與ROM二者不同的是（ ）。A. 存儲(chǔ)容量 B. 輸出位數(shù) C. 讀操作 D. 寫操作7. 輸入的TTL或非門，在邏輯電路中使用時(shí)，其中5個(gè)輸入端是多余的，多多余的輸入端將作（ ）處理。A. 接地 B. 懸空 C. 直接連接工作電源 D. 通過一個(gè)電阻接工作電源8. 4位集成數(shù)值比較器至少應(yīng)有端口數(shù)（ ）個(gè)。 

18、60;  A. 18 B. 16 C. 14 D. 129. 以下PLD中，與、或陣列均可編程的是（ ）器件。A. PROM B. PAL C. PLA D. GAL10. 構(gòu)成移位寄存器不能采用的觸發(fā)器為（ ）。      A. R-S型 B. J-K型 C. 主從型 D. 同步型三、 用代數(shù)法化簡(jiǎn)下列等式（每題5分，共20分）（1） （2） （3） （4） 四、已知邏輯電路如圖4.13示，試分析該電路的邏輯功能。（10分）五、用譯碼器74138和適當(dāng)?shù)倪壿嬮T實(shí)現(xiàn)函數(shù)（10分）六、數(shù)據(jù)選擇器如下圖所示，并行輸入數(shù)據(jù)I3I2

19、I1I0=1010，控制端X=0，A1A0的態(tài)序?yàn)?0、01、10、11，試畫出輸出端L的波形。（10分）七、分析時(shí)序電路（20分）數(shù)字邏輯考試題(五)一、填空題（共20分）1. 數(shù)字信號(hào)的特點(diǎn)是在 上和 上都是斷續(xù)變化的，其高電平和低電平常用 和 來(lái)表示。2. 常用的BCD碼有 、 、 等，常用的可靠性代碼有 、 等。3. 將十進(jìn)制數(shù)45轉(zhuǎn)換成8421碼可得 。4. 同步RS觸發(fā)器的特性方程為Qn+1=_；約束方程為 。5. 數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾?、 。6. 當(dāng)數(shù)據(jù)選擇器的數(shù)據(jù)輸入端的個(gè)數(shù)為8時(shí)，則其地址碼選擇端應(yīng)有 位。7. 能將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的電路，稱為 ；

20、而將能把數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的電路稱為 。8. 時(shí)序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為 時(shí)序電路和 時(shí)序電路。9. 兩片中規(guī)模集成電路10進(jìn)制計(jì)數(shù)器串聯(lián)后，最大計(jì)數(shù)容量為 位。二、單項(xiàng)選擇題(共 10分，每題1分)1. 對(duì)于四位二進(jìn)制譯碼器，其相應(yīng)的輸出端共有 。A. 4個(gè)B. 16個(gè)C. 8個(gè)D. 10個(gè)2. 要實(shí)現(xiàn),JK 觸發(fā)器的J、K取值應(yīng)為 。A. J=0,K=0 B. J=0,K=1 C. J=1,K=0 D. J=1,K=13. 下圖所示是 觸發(fā)器的狀態(tài)圖。A. SRB. DC. TD. T4. 在下列邏輯電路中，不是組合邏輯電路的有 。A. 譯碼器 B. 編碼器 C.

21、 全加器 D. 寄存器5. 欲使D觸發(fā)器按Qn+1=n工作，應(yīng)使輸入D= 。A. 0 B. 1 C. Q D. 6. 函數(shù)F(A,B,C)=AB+BC+AC的最小項(xiàng)表達(dá)式為：A. F(A,B,C)=m（0，2，4）B. F(A,B,C)=m（3，5，6，7）C. F(A,B,C)=m（0，2，3，4）D. F(A,B,C)=m（2，4，6，7）7. N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為 的計(jì)數(shù)器。 A. N B. 2N C. N2 D. 2N8. 隨機(jī)存取存儲(chǔ)器具有 功能。A. 讀/寫 B. 無(wú)讀/寫 C. 只讀 D. 只寫9. 只讀存儲(chǔ)器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)

22、容 。A. 全部改變 B. 全部為0 C. 不可預(yù)料 D. 保持不變10. 某計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖如下，其計(jì)數(shù)的容量為000001010011100101110111A. 八 B. 五 C. 四 D. 三三、化簡(jiǎn)下列邏輯函數(shù)，寫出最簡(jiǎn)與或表達(dá)式（共15分）1. 2. ABF3. F見下圖四、化簡(jiǎn)下列邏輯函數(shù)，寫出最簡(jiǎn)與或表達(dá)式（共10分，每題5分）（1）（2）五、分析作圖題(共15分)設(shè)主從JK觸發(fā)器的初始狀態(tài)為0，觸發(fā)器的觸發(fā)翻轉(zhuǎn)發(fā)生在時(shí)鐘脈沖的下降沿，已知輸入J、K的波形圖如下圖所示，（1）寫出JK觸發(fā)器的特性方程式；（2）畫出輸出Q的波形圖。六、設(shè)計(jì)題 (15分)有一水箱由大、小兩臺(tái)水泵M

23、L和MS供水，如圖3.1所示，箱中設(shè)置了3個(gè)水位檢測(cè)元件A、B、C。水面低于檢測(cè)元件時(shí)，檢測(cè)元件給出高電平；水面高于檢測(cè)元件時(shí)，檢測(cè)元件給出低電平?，F(xiàn)要求當(dāng)水位超過C點(diǎn)時(shí)水泵停止工作；水位低于C點(diǎn)而高于B點(diǎn)時(shí)MS單獨(dú)工作；水位低于B點(diǎn)而高于A點(diǎn)時(shí)ML單獨(dú)工作；水位低于A點(diǎn)時(shí)ML和MS同時(shí)工作。試用門電路設(shè)計(jì)一個(gè)控制兩臺(tái)水泵的邏輯電路。 七、用VHDL語(yǔ)言設(shè)計(jì)8位相等比較器。（15分）數(shù)字邏輯考試題(六)一、填空題（共30分，每空1分）1. 二進(jìn)制數(shù)A=1011010；B=10111，則A-B=。2. 把高電壓作為邏輯1，低電平作為邏輯0的賦值方法稱作邏輯賦值。一種電路若在正邏輯賦值時(shí)為與非門，

24、則在負(fù)邏輯賦值時(shí)為。3. 四位二進(jìn)制編碼器有個(gè)輸入端；個(gè)輸出端。4. 將十進(jìn)制數(shù)287轉(zhuǎn)換成二進(jìn)制數(shù)是；十六進(jìn)制數(shù)是。 ABY1Y2Y35. 根據(jù)觸發(fā)器功能的不同，可將觸發(fā)器分成四種，分別是觸發(fā)器、觸發(fā)器、觸發(fā)器和觸發(fā)器。6. 下圖所示電路中，Y1 ；Y2 ；Y3 。7. 將BCD碼翻譯成十個(gè)對(duì)應(yīng)輸出信號(hào)的電路稱為，它有個(gè)輸入端，輸出端。8. 在VHDL中主要有兩種形式的重載對(duì)象，一類是 ，另一類是 。 9. 已知三態(tài)與非門輸出表達(dá)式，則該三態(tài)門當(dāng)控制信號(hào)C為電平時(shí)，輸出為高阻態(tài)。二、選擇題(共10分，每題1分)1. 下列函數(shù)中，是最小項(xiàng)表達(dá)式形式的是。 A. Y=A+BC B. Y=ABC+

25、ACD C. D. 2. 要實(shí)現(xiàn),JK觸發(fā)器的J、K取值應(yīng)為。A. J=0,K=0 B. J=0,K=1 C. J=1,K=0 D. J=1,K=1 3. 數(shù)值(375)10與下列哪個(gè)數(shù)相等。A. (111011101)2 B. (567)8 C. (11101110)BCD D. (1F5)16 4. 屬于組合邏輯電路的是A. 觸發(fā)器 B. 全加器 C. 移位寄存器 D. 計(jì)數(shù)器 5. M進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)換的特點(diǎn)是：設(shè)定初態(tài)后，每來(lái)個(gè)計(jì)數(shù)脈沖CP，計(jì)數(shù)器重新回到初態(tài)。A. M-1 B. M+1 C. MD.2M6. TTL與非門多余的輸入端不應(yīng)連接的為( )A. 低電平B. 高電平C. 與有

26、用端并聯(lián)D. +Vcc7. 在（ ）輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。A. 全部輸入是0 B. 任一輸入是0 C. 僅一輸入是0 D. 全部輸入是18. 任何帶使能端的譯碼器都可以作（ ）使用。A. 加法器 B. 數(shù)據(jù)分配器 C. 編碼器 D. 計(jì)數(shù)器9. 組合邏輯電路產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的可能情況是( )A. 2個(gè)信號(hào)同時(shí)由01B. 2個(gè)信號(hào)同時(shí)由10C. 1個(gè)信號(hào)為0，另1個(gè)由01 D. 1個(gè)信號(hào)為01，另1個(gè)由1010. 計(jì)數(shù)器可以由下列電路構(gòu)成的有( )A. 觸發(fā)器和比較器B. 比較器和選擇器C. 門電路和觸發(fā)器D. 加法器和選擇器三、化簡(jiǎn)下列邏輯函數(shù)，寫出最簡(jiǎn)與或表達(dá)式。（共25分，每

27、題5分）（1）（2） （3） Y3見如下卡諾圖CDAB 0001111000010101111101011001014. 四、雙四選一數(shù)據(jù)選擇器如圖所示，其功能表達(dá)式如下?，F(xiàn)要實(shí)現(xiàn)八選一數(shù)據(jù)選擇器的功能（地址信號(hào)為 A2A1A0，數(shù)據(jù)輸入端信號(hào)為 D7 D0 ），請(qǐng)畫出電路連接圖。(15分) Y1 Y2A0 S1A1 S2D10 D11 D12 D13 D20 D21 D22 D23 五、說(shuō)明圖示電路的功能。要求：（1）寫出每個(gè)觸發(fā)器的驅(qū)動(dòng)方程、狀態(tài)方程；（2）列出狀態(tài)轉(zhuǎn)換表；畫出狀態(tài)圖；根據(jù)給定CP信號(hào)的波形畫出各觸發(fā)器輸出端Q1、Q2、Q3的波形。（設(shè)各觸發(fā)器的初始狀態(tài)均為“0”）(20分

28、)CP數(shù)字邏輯考試題(七)一、填空（每空1分，共20分）1. （11.25）10的二進(jìn)制數(shù)為 十六進(jìn)制數(shù)為 2. 已知邏輯函數(shù)F(A,B,C,D)=AD+BC 它的最小項(xiàng)和式應(yīng)為F(A,B,C,D)= ， 它的反函數(shù)的最簡(jiǎn)與或式為 3. TTL與非門電壓傳輸特性曲線分為飽和區(qū)、 區(qū)、 區(qū)、 區(qū)。4. 如果對(duì)全班50名同學(xué)各分配一個(gè)二進(jìn)制代碼，而該功能用一邏輯電路來(lái)實(shí)現(xiàn)，則該電路稱為 ，該電路的輸出代碼至少有 位5. 把一組輸入的二進(jìn)制代碼翻譯成具有特定含義的輸出信號(hào)稱為 。6. 正邏輯的或門可以是負(fù)邏輯的 門電路；正邏輯的與非門可以是負(fù)邏輯的 門電路。7. 集成度指的是每一個(gè)芯片中所包含的 的

29、個(gè)數(shù)。8. 對(duì)二進(jìn)制譯碼器來(lái)說(shuō)，若具有n個(gè)輸入端，則應(yīng)有 個(gè)輸入端。9. 將一個(gè)包含16384個(gè)基本存儲(chǔ)單元的存儲(chǔ)電路設(shè)計(jì)成8位為一個(gè)字節(jié)的ROM，該ROM有 個(gè)地址 ， 有 個(gè)數(shù)據(jù)讀出線。10. 數(shù)字電路按照是否有記憶功能通常可分為兩類： 、 。11. 隨機(jī)存儲(chǔ)器RAM的優(yōu)點(diǎn)是 ，它的缺點(diǎn)是 。二、選擇題（每題1分，共10分）1、構(gòu)成移位寄存器不能采用的觸發(fā)器為（ ）。A. R-S型 B. J-K型 C. 主從型 D. 同步型2. 為實(shí)現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（ ）。A. J=D,K= B. K=D,J= C. J=K=D D. J=K=3. 將十六進(jìn)制數(shù)（4E.C）16轉(zhuǎn)換成十進(jìn)

30、制數(shù)是（ ）。A. （54.12）10B. (54.75)10C. (78.12)10D. (78.75)104. 如將TTL與非門作非門使用，則多余輸入端應(yīng)做（ ）處理A. 全部接高電平 B. 部分接高電平，部分接地C. 全部接地 D. 部分接地，部分懸空5. 具有直接復(fù)位端和置位端（D D）的觸發(fā)器，當(dāng)觸發(fā)器處于受CP脈沖控制的情況下工作時(shí)，這兩端所加的信號(hào)為（ ）。A. 01 B. 11C. 00 D. 106. 下列關(guān)于異或運(yùn)算的式子中，不正確的是（ ）。A. AA = 0 B. = 1C. A0 = A D. A 1 = 7. RAM與ROM二者不同的是（ ）。A. 存儲(chǔ)容量 B.

31、輸出位數(shù) C. 讀操作 D. 寫操作8. TTL與非門帶同類門的個(gè)數(shù)為N，若其低電平輸入電流為1.5mA ，高電平輸入電流為10A，最大灌電流為15 mA，最大拉電流為400A ，則 N=（ ）。A. 5 B. 10 C. 20 D. 409. n位觸發(fā)器構(gòu)成的扭環(huán)形計(jì)數(shù)器，其無(wú)關(guān)狀態(tài)數(shù)有（ ）。A. 2n-n B. 2n-2n C. 2n D. 2n-110. 下列各門電路中，（ ）的輸出端可直接相連，實(shí)現(xiàn)線與。A. 一般TTL與非門 B. 集電極開路TTL與非門C. 一般CMOS與非門 D. 一般的TTL或非門三、將下列十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)和8421BCD碼（要求轉(zhuǎn)

32、換誤差不大于2-4）（共10分，每題5分） （1） 254.25（2） 2.718四. 試判斷邏輯函數(shù)所實(shí)現(xiàn)的電路是否存在冒險(xiǎn)。如果有冒險(xiǎn)，如何消除？（10分）五. 分析下圖所示邏輯電路的功能。（10分）六. 某雷達(dá)站有3部雷達(dá)A、B、C，其中A和B功率消耗相等，C的功率是A的功率的兩倍。這些雷達(dá)由兩臺(tái)發(fā)電機(jī)X和Y供電，發(fā)電機(jī)X的最大輸出功率等于雷達(dá)A的功率消耗，發(fā)電機(jī)Y的最大輸出功率是X的3倍。要求設(shè)計(jì)一個(gè)邏輯電路，能夠根據(jù)各雷達(dá)的啟動(dòng)和關(guān)閉信號(hào)，以最節(jié)約電能的方式啟、停發(fā)電機(jī)。（15分）七. 設(shè)計(jì)一串行數(shù)據(jù)檢測(cè)電路，對(duì)它的要求是：連續(xù)輸入3個(gè)或3個(gè)以上1時(shí)輸出為1，否則為0。（25分）數(shù)字

33、邏輯考試題(八)一、填空（每空1分，共18分）1. 四位環(huán)型計(jì)數(shù)器初始狀態(tài)是1000，經(jīng)過5個(gè)時(shí)鐘后狀態(tài)為 。2. (10001000)2=( )10=( )163. 二值邏輯中，變量的取值不表示 ，而是指 。4. （11.25）10的二進(jìn)制數(shù)為 十六進(jìn)制數(shù)為 。5. CMOS門電路的主要優(yōu)點(diǎn)為 、 CMOS門電路未使用的輸入端應(yīng)該 。 6. 存儲(chǔ)器的 和 是反映系統(tǒng)性能的兩個(gè)重要指標(biāo)。7. 在RS、JK、D、T 四種觸發(fā)器中，唯有 觸發(fā)器存在輸入信號(hào)的約束條件8. 邏輯函數(shù)F=A（B+C）·1的對(duì)偶函數(shù)是 。9. 時(shí)序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為 時(shí)序電路和 時(shí)序電

34、路。10. 隨機(jī)存取存儲(chǔ)器RAM有 和 兩種類型。11. 數(shù)據(jù)分配器的功能類似于多位開關(guān)，是一種 輸入、 輸出的組合邏輯電路。二、選擇題（每題1分，共10分）1. 如果編碼0100表示十進(jìn)制數(shù)4，則此碼不可能是（ ）。A. 8421BCD碼 B. 5211BCD碼 C. 2421BCD碼 D. 余3循環(huán)碼2.邏輯式相等的式子是（ ）。A. B. C. D. 3.n個(gè)變量可以構(gòu)成（ ）個(gè)最大項(xiàng)。A. n B.2nC.D.4. 4位集成數(shù)值比較器至少應(yīng)有端口數(shù)（ ）個(gè)。  A. 18 B. 16 C. 14 D. 125. 以下PLD中，與、或陣列均可編程的是（ ）器件。A.

35、PROM B. PAL C. PLA D. GAL6. 將十六進(jìn)制數(shù)(4E.C)16轉(zhuǎn)換成十進(jìn)制數(shù)是（ ）。A.（54.12）10B. (54.75)10C. (78.12)10D. (78.75)107.一個(gè)8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有（ ）個(gè)。A. 1 B. 2 C. 3 D. 88. 在下列邏輯電路中，不是組合邏輯電路的有（ ）。A. 寄存器 B. 編碼器 C. 全加器 D. 譯碼器9. RAM與ROM二者不同的是（ ）。A. 存儲(chǔ)容量 B. 輸出位數(shù) C. 讀操作 D. 寫操作10. 若RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個(gè)，則它們的輸出線（即字線加位線）共有（ ）條

36、。A. 8 B. 16 C. 32 D. 256三、 用代數(shù)法化簡(jiǎn)下列等式（每題5分，共20分）（1）（2） （3） （4） 四、用卡諾圖法化簡(jiǎn)。（每題5分，共15分）（1）（2）（3）五、試用兩個(gè)半加器和一個(gè)構(gòu)成一個(gè)全加器。（10分）（1）寫出邏輯表達(dá)式 （2）畫出邏輯圖六、畫出用3線-8線譯碼器74HC138和門電路產(chǎn)生如下多輸出邏輯函數(shù)的邏輯圖。（10分）七、用case語(yǔ)句實(shí)現(xiàn)多路四選一數(shù)據(jù)選擇器。（15分）數(shù)字邏輯考試題(九)一、填空（每空1分，共20分）1. 描述時(shí)序電路的邏輯表達(dá)式為 、 和驅(qū)動(dòng)方程2. 用組合電路構(gòu)成多位二進(jìn)制數(shù)加法器有 和 二種類型。3. 已知ROM有24位地址

37、輸入，8位數(shù)據(jù)輸出，該ROM能夠存放 個(gè)8位數(shù)據(jù)；60進(jìn)制的計(jì)數(shù)器至少有 個(gè)狀態(tài)輸出端口。4. 邏輯函數(shù)F = AB +的對(duì)偶函數(shù) 5. 一個(gè)門電路的輸出端所能連接的下一級(jí)門電路輸入端的個(gè)數(shù)，稱為該門電路的 6. 在一個(gè)CP脈沖作用下，引起觸發(fā)器兩次或多次翻轉(zhuǎn)的現(xiàn)象稱為觸發(fā)器的 ，觸發(fā)方式為 式或 式的觸發(fā)器不會(huì)出現(xiàn)這種現(xiàn)象。 7. 集成度指的是每一個(gè)芯片中所包含的 的個(gè)數(shù)8. 機(jī)器數(shù)有 、 和 三種類型。9. 如果采用奇校驗(yàn)傳送的數(shù)據(jù)部分為 0111001， 則所加的校驗(yàn)應(yīng)為 10. 正邏輯的或門可以是負(fù)邏輯的 門電路11. 半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)有 、 、和 等部分組成。二、選擇題（每題1分，

38、共10分）1. 十進(jìn)制數(shù)25用8421BCD碼表示為（ ）。A. 10 101 B. 0010 0101 C. 100101 D. 101012. 下列四個(gè)數(shù)中與十進(jìn)制（163）10不相等的是（ ）。A.（43）16 B.（10100011）2 C.（000101100011）8421 D.（1001000011）83. n個(gè)變量可以構(gòu)成（ ）個(gè)最小項(xiàng)A. n B. 2n C. 2n D. 2n-1 4. 與CT4000系列相對(duì)應(yīng)的國(guó)際通用標(biāo)準(zhǔn)型號(hào)為（ ）。A. CT74S肖特基系列 B. CT74LS低功耗肖特基系列C. CT74L低功耗系列 D. CT74H高速系列5. 一個(gè)觸發(fā)器可記錄一

39、位二進(jìn)制代碼，它有（ ）個(gè)穩(wěn)態(tài)。A. 0 B. 1 C. 2 D. 3 6. 標(biāo)準(zhǔn)與或式是由（ ）構(gòu)成的邏輯表達(dá)式A. 與項(xiàng)相或 B. 最小項(xiàng)相或 C. 最大項(xiàng)相與 D. 或項(xiàng)相與7. n位觸發(fā)器構(gòu)成的扭環(huán)形計(jì)數(shù)器，其無(wú)關(guān)狀態(tài)數(shù)有（ ）。A. 2n-n B. 2n-2n C. 2n D. 2n-18. 八路數(shù)據(jù)分配器，其地址輸入端有（ ）個(gè)。A. 1 B.3 C.4 D. 89. 下列關(guān)于異或運(yùn)算的式子中，不正確的是（ ）。A. AA = 0 B. = 1 C. A0 = A D. A1=A10. 在結(jié)構(gòu)上與存儲(chǔ)陣列和或存儲(chǔ)陣列都能編程的器件是（ ）。A. PROMB. RAMC. PLA D

40、. EPROM三、用代數(shù)法化簡(jiǎn)下列等式（每題5分，共20分）（1） （2）（3） （4）四、設(shè)主從JK觸發(fā)器的初始狀態(tài)為0，CP、J、K信號(hào)如下所示，試畫出觸發(fā)器Q端的波形。（10分）五、設(shè)計(jì)同步二進(jìn)制3位（模8、M=8）加法計(jì)數(shù)器（20分）六、用VHDL語(yǔ)言實(shí)現(xiàn)LED七段譯碼器。（20分）數(shù)字邏輯考試題(十)一、填空（每空1分，共20分）1. 二值邏輯中，變量的取值不表示 ，而是指 。2. 在數(shù)字電路中，三極管主要工作在 兩種穩(wěn)定狀態(tài)。3. 對(duì)二進(jìn)制譯碼器來(lái)說(shuō)，若具有n個(gè)輸入端，則應(yīng)有 個(gè)輸入端。4. 正邏輯的與非門可以是負(fù)邏輯的 門電路。5. 如果對(duì)全班50名同學(xué)各分配一個(gè)二進(jìn)制代碼，而該

41、功能用一邏輯電路來(lái)實(shí)現(xiàn)，則該電路稱為 ，該電路的輸出代碼至少有 位。6. 二進(jìn)制數(shù)-0.1111的原碼為 ，反碼為 ，補(bǔ)碼為 。7. 邏輯函數(shù)F = AB +的對(duì)偶函數(shù) 。8. 構(gòu)成時(shí)序電路的基本單元是 。9. 已知邏輯函數(shù)F(A,B,C,D)=AD+BC 它的最小項(xiàng)和式應(yīng)為F(A,B,C,D)= 。它的反函數(shù)的最簡(jiǎn)與或式為 。10. 用組合電路構(gòu)成多位二進(jìn)制數(shù)加法器有 和 二種類型。11. 在二個(gè)變量A、B中共有 個(gè)最小項(xiàng)。12. 將一個(gè)包含32768個(gè)基本存儲(chǔ)單元的存儲(chǔ)電路設(shè)計(jì)成4096個(gè)字節(jié)的RAM，那么該RAM有 根數(shù)據(jù)線，有 根地址線。二、選擇題（每題1分，共10分）1. 下列各門電

42、路中，（ ）的輸出端可直接相連，實(shí)現(xiàn)線與。A. 一般TTL與非門 B. 集電極開路TTL與非門C. 一般CMOS與非門 D. 一般的TTL或非門2. n位觸發(fā)器構(gòu)成的扭環(huán)形計(jì)數(shù)器，其無(wú)關(guān)狀態(tài)數(shù)有（ ）。A. 2n-n B. 2n-2n C. 2n D. 2n-13. 8輸入的TTL或非門，在邏輯電路中使用時(shí)，其中5個(gè)輸入端是多余的，多多余的輸入端將作（ ）處理。A. 接地 B. 懸空 C. 直接連接工作電源 D. 通過一個(gè)電阻接工作電源4. 要使TTL與非門工作在轉(zhuǎn)折區(qū)，可使輸入端對(duì)地外接電阻RI（ ）。A. RON B. ROFF C. ROFFRIRON D. ROFF5. 對(duì)于鐘控RS觸發(fā)器，若要求其輸出“0”狀態(tài)不變，則輸入的RS信號(hào)應(yīng)為（ ）。 A. RS=X0 B. RS=0X C. RS=X1 D. RS=1X6. RAM與ROM二者不同的是（ ）。A. 存儲(chǔ)容量 B. 輸出位數(shù) C. 讀操作 D. 寫操作7. 下列四個(gè)數(shù)中最大的是（ ）。 A.