簡(jiǎn)易計(jì)算器 2

1、青海師范大學(xué)畢業(yè)論文論文題目：基于EDA的簡(jiǎn)易計(jì)算器的設(shè)計(jì)系別：物理系 專業(yè)：電子信息工程 班級(jí)：09 C 學(xué)生姓名：陳雪麗 學(xué)號(hào)：20091711335指導(dǎo)教師姓名：趙建飛 職稱：講師 最后完成時(shí)間： 2013 年 5 月 10 日基于EDA的簡(jiǎn)易計(jì)算器的設(shè)計(jì)中文摘要EDA是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。在基于EDA的計(jì)算器的設(shè)計(jì)中，主要研究了的是8位二進(jìn)制數(shù)的加減法運(yùn)算、兩個(gè)4位二進(jìn)制數(shù)的乘法運(yùn)算、8位二進(jìn)制數(shù)除以4位二進(jìn)制數(shù)的除法運(yùn)算以及連續(xù)的加減運(yùn)算的實(shí)現(xiàn)方法。本系統(tǒng)選用Altera公司的MAX+Pluse作為硬件開發(fā)平臺(tái),并采用VHDL語言進(jìn)行電路設(shè)計(jì)。在設(shè)計(jì)的過程中采用的是分模塊

2、的設(shè)計(jì)方法，將計(jì)算器分為四個(gè)部分：計(jì)算部分、存儲(chǔ)部分、顯示部分和輸入部分。計(jì)算部分主要有加法器、減法器、乘法器和除法器組成。存儲(chǔ)部分需要3個(gè)存儲(chǔ)器來實(shí)現(xiàn)：內(nèi)部累加器（acc）、輸入寄存器以及結(jié)果暫存器。顯示部分由三個(gè)7段譯碼器組成，分別來顯示輸入數(shù)字。輸入部分是由09十個(gè)數(shù)字按鍵、加減乘除四則運(yùn)算的運(yùn)算符按鍵、一個(gè)等號(hào)按鍵和一個(gè)清零按鍵組成的，設(shè)計(jì)所要做的是對(duì)按鍵信息進(jìn)行譯碼（將十進(jìn)制數(shù)轉(zhuǎn)換成為二進(jìn)制數(shù)），使其在計(jì)算機(jī)內(nèi)部可以使用。關(guān)鍵詞：可編程邏輯器件，加法器，乘法器 ，計(jì)算器 ，系統(tǒng)仿真 軟件設(shè)計(jì)Abstract EDA is the used of the computer to com

3、plete the design of electronic systems. The calculator based on EDA design, it main studies the 8-bit binary number of addition and subtraction operations, the two 4-bit binary number multiplication, 8-bit binary number divided by the number of four binary division, as well as implementation for con

4、tinuous operation of addition and subtraction operations. The system selected Altera's MAX + Pluse as a hardware development platform, and the use of VHDL design languages. In the design process is used frequency division modules, the calculator is divided into four parts: calculate, storage, di

5、splay and input part. The calculate is composed of four parts：addertion, subtraction, and multiplier and divider components. Storage part needs three memory to help achieved: internal accumulator (acc), input register (reg) as well as the results of registers (ans). Display part is made up three dec

6、oder of 7 sections, respectively to show the number of input. Input part has ten number keys, from 0 9, also has addition and subtraction and multiplication and division arithmetic operator keys, a button and of equal sign and the clear key, the design has to decode the key information (to be decima

7、l digital conversion as a binary number), so that you can use these in the internal of calculator.Key words: programmable logic devices ，adder，multiplier calculator，system simulation，software design 目 錄中文摘要IAbstractII一 設(shè)計(jì)目及內(nèi)容要求11.1 設(shè)計(jì)目的11.2 設(shè)計(jì)內(nèi)容11.3 設(shè)計(jì)要求1二 整體設(shè)計(jì)方案及硬件電路設(shè)計(jì)22.1 整體設(shè)計(jì)方22.2 硬件電路設(shè)計(jì)22.2.1設(shè)計(jì)一

8、位全加器22.2.2設(shè)計(jì)四位全加器22.2.3設(shè)計(jì)四位加法器32.2.4設(shè)計(jì)可進(jìn)行四位加減的全加器42.2.5實(shí)現(xiàn)四位全加器的加減輸出52.2.6 四位全加器源碼輸出圖82.2.7 設(shè)計(jì)四位乘法器92.2.8 設(shè)計(jì)八位加法器92.2.9設(shè)計(jì)四位乘法器102.2.10 構(gòu)成簡(jiǎn)易計(jì)數(shù)器11三 VHDL語言程序設(shè)計(jì)及系統(tǒng)仿真與分析153.1四位乘法器的VHDL程序設(shè)計(jì)153.2 系統(tǒng)仿真與分析153.3 仿真結(jié)果分析183.2.1 一位全加器仿真圖153.2.2 四位全加器仿真圖153.2.3加減運(yùn)算的四位全加器仿真圖153.2.4四位全加器的原碼輸出仿真圖163.2.5 八位全加器仿真圖163.2

9、.6 四位乘法器仿真圖173.2.7 簡(jiǎn)易計(jì)算器仿真圖17四 設(shè)計(jì)總結(jié)19參考文獻(xiàn)20附錄21IV一 設(shè)計(jì)目及內(nèi)容要求1.1 設(shè)計(jì)目的1、學(xué)習(xí)面向可編程器件的FPGA的簡(jiǎn)單數(shù)字系統(tǒng)的設(shè)計(jì)流程；2、掌握EDA軟件Quartus II的原理圖輸入方式，以及硬件描述語言描述方式；3、熟悉EDA編輯軟件1。1.2 設(shè)計(jì)內(nèi)容1、設(shè)計(jì)一個(gè)1位全加器。運(yùn)用波形仿真檢查功能正確后，將其封裝成1位全加器模塊。 2、以1中已封裝的1位全加器模塊為基礎(chǔ)設(shè)計(jì)一個(gè)4位全加器并將其封裝成模塊。 3、以全加器為基礎(chǔ)設(shè)計(jì)一個(gè)4位乘法器并封裝成乘法器模塊，輸出顯示乘積和 正負(fù)數(shù)標(biāo)志。 4、以2、3中生成的器件模塊為基礎(chǔ)構(gòu)成一個(gè)

10、簡(jiǎn)易計(jì)算器，實(shí)現(xiàn)如圖2.1所示。根據(jù)S的輸入分別完成YA+B或YA×B 1.3設(shè)計(jì)要求 1、加數(shù)為正時(shí)，實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)與來自低位進(jìn)位的加法運(yùn)算，輸出顯示和及高位進(jìn)位2。 2、加數(shù)為負(fù)時(shí)，實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)的減法運(yùn)算，輸出顯示。二 整體設(shè)計(jì)方案及硬件電路設(shè)計(jì)2.1 整體設(shè)計(jì)方案根據(jù)設(shè)計(jì)要求和系統(tǒng)所具有功能，并參考相關(guān)的文獻(xiàn)資料經(jīng)行方案，先設(shè)計(jì)一個(gè)全加器，再四位全加器，四位乘法器，然后構(gòu)成簡(jiǎn)易計(jì)算器3。2.2 硬件電路的設(shè)計(jì)2.2.1 設(shè)計(jì)一位全加器一位全加器電路如圖4.1所示。其中A1、B1分別為兩個(gè)加數(shù)，C1為來自低位的進(jìn)位，S為輸出的全加和，C01為向高位的進(jìn)位4。一位全加

11、器檢查正確無誤后，進(jìn)行全編譯，然后將其封裝成一位全加器模塊，如圖所示。一位全加器模塊2.2.2設(shè)計(jì)四位全加器 要實(shí)現(xiàn)一個(gè)四位全加器，能進(jìn)行加減法且以原碼方式輸出結(jié)果，分三步進(jìn)行，流程如圖所示。四位加法四位全加輸出全加四位全加器流程圖2.2.3設(shè)計(jì)四位加法器 用四個(gè)一位全加器的串行接法，即可得到四位串行加法器，實(shí)現(xiàn)四位二進(jìn)制數(shù)的加法，用原理圖的方式在Quartus II中構(gòu)建原理圖如圖4.4。圖中A3A2A1A0、B3B2B1B0為兩個(gè)加數(shù)，CO1為來自低位的進(jìn)位，S3S2S1S0為全加和，CO2為向高位進(jìn)位四位全加器原理圖檢查正確無誤后，進(jìn)行全編譯，然后將其封裝成四位加法器模塊，如圖所示。 四

12、位全加器模塊圖中A3A2A1A0、B3B2B1B0為兩個(gè)加數(shù)，CO1為來自低位的進(jìn)位，S3S2S1S0為全加和，CO2為向高位的進(jìn)位 。2.2.4 設(shè)計(jì)可進(jìn)行四位加減的全加器 在四位全加器電路中增設(shè)控制端k，當(dāng)k=0時(shí)，對(duì)輸入的兩數(shù)進(jìn)行加法運(yùn)算，當(dāng)k=1時(shí)，對(duì)輸入的兩數(shù)進(jìn)行減法運(yùn)算，并以原碼形式輸出差值。思路：將控制端k與加數(shù)和低位進(jìn)位進(jìn)行異或運(yùn)算，這樣k=1時(shí)，異或后得到原加數(shù)的反碼，低位進(jìn)位為1，此時(shí)被加數(shù)和加數(shù)的補(bǔ)碼相加，得到差的補(bǔ)碼，再將補(bǔ)碼取反加1后得到差的原碼；k=0時(shí)，異或后原加數(shù)不變，此時(shí)被加數(shù)和加數(shù)相加，進(jìn)行的是加法運(yùn)算。主要通過控制端k的各種異或運(yùn)算實(shí)現(xiàn)，具體電路如圖4.6

13、所示。其中A3A2A1A0為被加數(shù)，B3B2B1B0為加數(shù)，k為控制端，當(dāng)k=0時(shí)，進(jìn)行加法運(yùn)算，CO1為來自低位的進(jìn)位，和為Y3Y2Y1Y0，CO為和向高位的進(jìn)位；當(dāng)k=1時(shí)，進(jìn)行減法運(yùn)算，即A3A2A1A0 B3B2B1B0， CO為差的符號(hào)，CO=0表示差為正數(shù)，差值為Y3Y2Y1Y0，CO=1表示差為負(fù)數(shù)5，差的原碼為Y3Y2Y1Y0。四位加減全加氣檢查正確無誤后，進(jìn)行全編譯，然后將其封裝成四位全加器模塊，如圖所示.其中A3A2A1A0為被加數(shù)，B3B2B1B0為加數(shù)，k為控制端，其功能如下：當(dāng)k=0時(shí)，進(jìn)行加法運(yùn)算，CO1為來自低位的進(jìn)位，和為Y3Y2Y1Y0，CO為和向高位的進(jìn)位；

14、當(dāng)k=1時(shí)，進(jìn)行減法運(yùn)算，即A3A2A1A0 B3B2B1B0， CO為差的符號(hào)，CO=0表示差為正數(shù)，差值為Y3Y2Y1Y0，CO=1表示差為負(fù)數(shù)，差的原碼為Y3Y2Y1Y0。2.2.5實(shí)現(xiàn)四位全加器的加減輸出四位全加器中得到的四位全加器模塊，其輸出和是二進(jìn)制原碼，要想用數(shù)碼管顯示，需要將其轉(zhuǎn)換成對(duì)應(yīng)的十進(jìn)制數(shù)。該全加器模塊的最大和為30，需用兩個(gè)數(shù)碼管顯示結(jié)果，因此需要將四位全加器中結(jié)果Y3Y2Y1Y0表示成兩個(gè)十進(jìn)制的數(shù)，符號(hào)位CO接到發(fā)光二極管上，用于指示和的正負(fù)。具體思路及實(shí)現(xiàn)過程如下6。用Q3Q2Q1Q0、P3P2P1P0分別表示個(gè)位和十位的數(shù)碼管的輸入端，SF為符號(hào)位，現(xiàn)在需要找

15、出Q3Q2Q1Q0、P3P2P1P0與Y3Y2Y1Y0及CO的關(guān)系。首先只考慮將二進(jìn)制數(shù)轉(zhuǎn)化成十進(jìn)制數(shù)，即先不考慮正負(fù)數(shù)，通過列真值表發(fā)現(xiàn)，當(dāng)CO1Y3Y2Y1Y0表示的十進(jìn)制數(shù)為09時(shí)，P3P2P1P0=0000，Q3Q2Q1Q0= Y3Y2Y1Y0；當(dāng)CO1Y3Y2Y1Y0表示的十進(jìn)制數(shù)為1019時(shí)，P3P2P1P0=0001，Q3Q2Q1Q0= Y3Y2Y1Y0+0110；當(dāng)CO1Y3Y2Y1Y0表示的十進(jìn)制數(shù)為2029時(shí)，P3P2P1P0=0010，Q3Q2Q1Q0= Y3Y2Y1Y0+1100；當(dāng)CO1Y3Y2Y1Y0表示的十進(jìn)制數(shù)為3039時(shí)，P3P2P1P0=0011，Q3Q2Q

16、1Q0= Y3Y2Y1Y0+0010。其中CO1、SF與k及CO的關(guān)系如下表：KCOCO1SF0000（正數(shù)）0110（正數(shù)）1000（正數(shù)）1101（負(fù)數(shù)）因此，CO1= K CO，SF= KCO。由上述知，可以通過一個(gè)四位加法器來實(shí)現(xiàn)CO1Y3Y2Y1Y0到Q3Q2Q1Q0的變換。四位全加器的輸入端為A3A2A1A0B3B2B1B0。將Y3Y2Y1Y0接到B3B2B1B0端，現(xiàn)在求A3A2A1A0與CO1Y3Y2Y1Y0的關(guān)系。通過真值表、卡諾圖化簡(jiǎn)得到7：A3= (Y3Y2+ Y3Y1) CO1A2= CO1(Y3Y2Y1)+ CO1 Y3 (Y2+Y1)A1= CO1 Y3 (Y2+Y

17、1)+ CO1(Y3Y2+ Y3Y2 Y1Y0)A0=0按照此關(guān)系連接好電路后，四位加法器的輸出端S3S2S1S0即是Q3Q2Q1Q0。P3P2P1P0與CO1Y3Y2Y1Y0的關(guān)系也可類似得到：P3=P2=0P1= CO1(Y3Y2+ Y3(Y1+Y0)P0= A1.這樣就得到了Q3Q2Q1Q0、P3P2P1P0、SF與Y3Y2Y1Y0及CO的關(guān)系。2.2.6 四位全加器源碼輸出電路四位全加器源碼輸出電路檢查正確無誤后，進(jìn)行全編譯，然后將其封裝成四位譯碼全加器模塊，如圖4.9所示。其中A3A2A1A0為被加數(shù)，B3B2B1B0為加數(shù)，k為控制端，CO1為來自低位的進(jìn)位，k=0時(shí)，進(jìn)行加法運(yùn)算

18、，k=1時(shí)，進(jìn)行減法運(yùn)算。SF為符號(hào)位，SF=0表示結(jié)果為正數(shù)，SF=1表示結(jié)果為負(fù)數(shù)，將Q3Q2Q1Q0、P3P2P1P0分別連到表示個(gè)位和十位的數(shù)碼管上，則數(shù)碼管既可以顯示結(jié)果8。如，結(jié)果為-13時(shí)，SF=1，Q3Q2Q1Q0=0011，P3P2P1P0=0001封裝后的四位譯碼全加器模塊2.2.7 設(shè)計(jì)四位乘法器要實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)的乘法運(yùn)算，即是實(shí)現(xiàn)相乘、移位、相加的功能，為此分三步進(jìn)行，過程如圖4.10所示。 八位乘法器 四位乘法器譯碼輸出八位 乘積 四位乘法器流程圖2.2.8 設(shè)計(jì)八位加法器利用四位全加器中的四位加法器實(shí)現(xiàn)一個(gè)八位的串行加法器電路，如圖所示。 八位的串行加法器電路

19、 檢查正確無誤后，進(jìn)行全編譯，然后將其封裝成八位加法器模塊，如圖4.12。其中A7A6A5A4A3A2A1A0、B7B6B5B4B3B2B1B0為兩個(gè)加數(shù)，CO1為來自低位的進(jìn)位，S7S6S5S4S3S2S1S0為和，CO2為向高位的進(jìn)位。封裝后的八位加法器模塊2.2.9設(shè)計(jì)四位乘法器A3A2A1A0為被乘數(shù)，B3B2B1B0為乘數(shù)，BSF為乘數(shù)的符號(hào)位。思路：將A3A2A1A0分別與B3、B2、B1、B0相乘，得到四個(gè)八位二進(jìn)制數(shù)，將這四個(gè)八位二進(jìn)制數(shù)相加即得到乘積的結(jié)果。S7S6S5S4S3S2S1S0表示乘積9，SF表示乘積的符號(hào)。原理圖如下圖所示。 四位乘法電路 檢查正確無誤后，進(jìn)行全

20、編譯，然后將其封裝成四位乘法器模塊，如圖4.13所示。封裝后的圖如圖4.13所示其中A3A2A1A0為被乘數(shù)，B3B2B1B0為乘數(shù)，BSF為乘數(shù)的符號(hào)位，S7S6S5S4S3S2S1（3）將乘積結(jié)果轉(zhuǎn)化為十進(jìn)制數(shù)封裝后的四位乘法器模塊通過全編譯，將其封裝，得到譯碼器模塊，如下圖4.14所示。其功能是將八 位二進(jìn)制數(shù)A7A6A5A4A3A2A1A0轉(zhuǎn)換成B11B10B9B8B7B6B5B4B3B2B1B0，將B11B10B9B8、B7B6B5B4、B3B2B1B0分別接到數(shù)碼管ABC上，即可顯示十進(jìn)制數(shù)ABC。S0表示乘積，SF表示乘積的符號(hào)。 譯碼器模塊2.2.10 構(gòu)成簡(jiǎn)易計(jì)數(shù)器最終的計(jì)算

21、器框圖如圖4.15.具有如下功能：根據(jù)S的輸入，分別完成YA+B或YA×B 簡(jiǎn)易計(jì)算器思路：將輸入的四位二進(jìn)制數(shù)A3A2A1A0、B3B2B1B0分別與S進(jìn)行與運(yùn)算后接到四位譯碼全加器的輸入端，將A3A2A1A0、B3B2B1B0分別與S進(jìn)行與運(yùn)算后接到四位乘法器的輸入端，最后將加法器和乘法器10的對(duì)應(yīng)輸出做或運(yùn)算，作為最終的輸出。這樣，S=0時(shí)，加法器輸出0，乘法器輸出兩個(gè)數(shù)的乘積，最終得到的是乘積，即進(jìn)行了乘法運(yùn)算；S=1時(shí)，乘法器輸出0，加法器輸出兩個(gè)數(shù)的和11，最終得到的是和，即進(jìn)行了加法運(yùn)算。原理圖如下 簡(jiǎn)易計(jì)算器原理圖半編譯后，建立波形文件，進(jìn)行功能仿真，結(jié)果如下：檢查正

22、確無誤后，進(jìn)行全編譯，然后將其封裝成簡(jiǎn)易計(jì)算器模塊，如圖所示。 封裝后的簡(jiǎn)易計(jì)算器模塊A3A2A1A0為被加數(shù)（被乘數(shù)），B3B2B1B0為加數(shù)（乘數(shù)），BSF為B3B2B1B0的符號(hào)，S為控制端，將P11P10P9P8、P7P6P5P4、P3P2P1P0分別接到數(shù)碼管ABC上,SF接到發(fā)光二極管上，功能如下：S=0時(shí)，ABC顯示兩個(gè)輸入的數(shù)的乘積，二極管顯示符號(hào)，發(fā)光表示負(fù)數(shù)，不發(fā)光表示正數(shù)；S=1時(shí)，ABC顯示兩個(gè)輸入的數(shù)的和，二極管顯示符號(hào)，發(fā)光表示負(fù)數(shù)，不發(fā)光表示正數(shù)。三 VHDL語言程序設(shè)計(jì)及系統(tǒng)仿真與分析3.1四位乘法器的VHDL程序設(shè)計(jì)四位乘法器乘積的結(jié)果為一個(gè)八位的二進(jìn)制數(shù)，為

23、了使其能夠用三位數(shù)碼管表示出來，需要將八位二進(jìn)制數(shù)轉(zhuǎn)化為三位十進(jìn)制數(shù)，即完成譯碼功能。用原理圖的方式較復(fù)雜，且不易實(shí)現(xiàn)，因此考慮用VHDL語言編寫程序12。程序如下見附錄：3.2 系統(tǒng)仿真與分析3.2.1 一位全加器仿真圖利用quartusII軟件對(duì)本程序進(jìn)行編譯，生成了可以進(jìn)行仿真定時(shí)分析以及下載到可編程器件的相關(guān)文件。一位全加器仿真結(jié)果如圖：一位全加器仿真圖3.2.2 四位全加器仿真結(jié)果圖 四位全加器仿真圖3.2.3 加減運(yùn)算的四位全加器仿真圖 加減運(yùn)算的四位全加器仿真如圖3.2.4 四位全加器的原碼輸出仿真圖四位全加器的原碼輸出仿真如圖3.2.5 八位加法器仿真圖八位加法器仿真圖3.2.

24、6 四位乘法器仿真圖四位乘法器仿真圖3.2.7 簡(jiǎn)易計(jì)算器仿真圖簡(jiǎn)易計(jì)算器仿真結(jié)果3.3 仿真結(jié)果分析從圖中看出，A3A2A1A0=0111， B3B2B1B0=1111，BSF=1， S=1，結(jié)果為SF=1,P11P10P9P8=0000，P7P6P5P4=0000， P3P2P1P0=1000， 即7-15=-8。 通過這個(gè)問題的解決，我認(rèn)識(shí)到在進(jìn)行波形仿真時(shí)，每個(gè)工程的波形文件名稱應(yīng)該與其工程名稱一致，這樣才能得到正確的仿真結(jié)果，因此，在每個(gè)工程下每次只能存在一個(gè)波形文件，在建立新的波形文件時(shí)，應(yīng)該將原來的波形文件覆蓋。四 設(shè)計(jì)總結(jié)通過這次課程設(shè)計(jì)，我發(fā)現(xiàn)了自己的很多不足，也發(fā)現(xiàn)了很多知

25、識(shí)上的漏洞。同時(shí)也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。這次課程設(shè)計(jì)讓我學(xué)到了很多，不僅是鞏固了先前學(xué)的EDA技術(shù)的理論知識(shí)，而且也培養(yǎng)了我的動(dòng)手能力，更令我的創(chuàng)造性思維得到拓展。同時(shí)也讓我認(rèn)識(shí)到，做其他事情，都需要我們付出足夠的認(rèn)真去對(duì)待，才能順利的完成。參考文獻(xiàn)：1 江國(guó)強(qiáng)·EDA技術(shù)與應(yīng)用·（第3版）M.北京：電子工業(yè)出版社，2010 年4月2 楊恢先，黃輝先·單片機(jī)原理及應(yīng)用·M.北京：人民郵電出版社，2006年10月3 黃正瑾在系統(tǒng)·編程技術(shù)及其應(yīng)用·南京：東南大學(xué)出版社，1997 4 彭

26、介華·電子技術(shù)課程設(shè)計(jì)指導(dǎo)·北京：高等教育出版社，1997  5 李國(guó)麗，朱維勇· 電子技術(shù)實(shí)驗(yàn)指導(dǎo)書·合肥：中國(guó)科技大學(xué)出版社，2000 6 潘松，黃繼業(yè)·EDA技術(shù)實(shí)用教程·北京：科學(xué)出版社，2002  7 鄭家龍，王小海，章安元·集成電子技術(shù)基礎(chǔ)教程·北京：高等教育出版社，2002 8 宋萬杰，羅豐，吳順君·CPLD技術(shù)及其應(yīng)用·西安：西安電子科技大學(xué)出版社，1999  9 張昌凡，龍永紅，彭濤可·編程邏輯器件及VHDL設(shè)計(jì)技術(shù)&

27、#183;廣州：華南工學(xué)院出版社200110 盧杰，賴毅·VHDL與數(shù)字電路設(shè)計(jì)·北京：科學(xué)出版社，2001  11 王金明，楊吉斌·數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL·北京：電子工業(yè)出版社，2002 12 張明.Verilog ·HDL實(shí)用教程成都·電子科技大學(xué)出版社，1999  附錄LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.A

28、LL;ENTITY yimaqi IS PORT (A:IN STD_LOGIC_VECTOR(7 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END yimaqi; IF A(1)='0' THEN a1:=0;ELSE a1:=1;END IF; IF A(2)='0' THEN a2:=0;ELSE a2:=1;END IF; IF A(3)='0' THEN a3:=0;ELSE a3:=1;END IF; IF A(4)='0' THEN a4:=0;ELSE a4:=1

29、;END IF; IF A(5)='0' THEN a5:=0;ELSE a5:=1;END IF; IF A(6)='0' THEN a6:=0;ELSE a6:=1;END IF; IF A(7)='0' THEN a7:=0;ELSE a7:=1;END IF; SUM:=a7*128+a6*64+a5*32+a4*16+a3*8+a2*4+a1*2+a0; b2:=SUM/100; b1:=SUM/10 MOD 10; b0:=SUM MOD 10; CASE b2 IS WHEN 0=> B(11 DOWNTO 8)<=&q

30、uot;0000" WHEN 1=> B(11 DOWNTO 8)<="0001" WHEN 2=> B(11 DOWNTO 8)<="0010" WHEN others=>B(11 downto 8)<="1111" END CASE; CASE b1 IS WHEN 0=> B(7 DOWNTO 4)<="0000" WHEN 1=> B(7 DOWNTO 4)<="0001" WHEN 2=> B(7 DOWNTO 4)<="0010" WHEN 3=> B(7 DOWNTO 4)<="0011" WHEN 4=> B(7 DOWNTO 4)<="0100" WHEN 5=> B(7 DOW