FPGA方面DDS信號源方案設(shè)計(jì)

1、fpga方面dds信號源設(shè)計(jì)(附程序電路圖)摘要本設(shè)計(jì)結(jié)合了eda技術(shù)和直接數(shù)字頻率合成(dds)技術(shù).dds技術(shù)則是最 為先進(jìn)地頻率合成技術(shù)，文中介紹eda技術(shù)相關(guān)知識，同時闡述了 dds技術(shù)地工作 原理、電路結(jié)構(gòu),及設(shè)計(jì)地思路和實(shí)現(xiàn)方法.關(guān)鍵詞：現(xiàn)場可編程門陣列；直接數(shù)字頻率合成；正弦信號發(fā)生器abstractthe design that combines eda technology and direct digital synthesis (dds) technology. eda technology is the design of modern electronic techn

2、ology at the core, dds technology is the most advanced frequency synthesizer technology ,the paper introduced the eda technology-related knowledge, and elaborated on the dds technology principle, circuit structure, and design ideas and methods.keywords: fpga； direct digital synthesis； eda四川理工學(xué)院本科畢業(yè)設(shè)

3、計(jì)（論文）目錄摘要 iiabstract第1章引言第2章設(shè)計(jì)要求和方案論證2.1設(shè)計(jì)要求22.2方案確定2 3第3章dds基木原理3.1頻率合成技術(shù)概述33.2直接數(shù)字頻率合成技術(shù)（dds）基本原理43.2.1直接數(shù)字頻率合成地基本結(jié)構(gòu)43.3dds地技術(shù)特點(diǎn)63.3.1 dds地優(yōu)點(diǎn) 332 dds 土也缺點(diǎn)3.3.3 dds性能分析第4章eda技術(shù)4eda技術(shù)及其發(fā)展94.2硬件描述語言vhdl10421 vhdl 簡介104.2.2 vhdl地主要優(yōu)點(diǎn)114.3現(xiàn)場可編程邏輯(fpga)器件114.3.1 引言114.3.2 a 地組成及其丿用持點(diǎn) 124.3.3 altera 土也 f

4、lex 10 k 器件124.4 eda 工具 maxplus ii14第5章 基于fpga地dds信號源設(shè)計(jì)165.1總體設(shè)計(jì)框圖165.2 1."vi165.2.1相位累加器地設(shè)計(jì)165.2.2波形rom地設(shè)計(jì)185.2.3頻率控制模塊地設(shè)計(jì)195.3外圍硬件設(shè)計(jì)225.3.1顯不模塊225.3.2 d/a 轉(zhuǎn)換器235.3.3濾波及放大電路27第6章結(jié)束語2829 3參考文獻(xiàn)附錄a信號發(fā)生器頂層電路圖31附錄b源程序清單32附錄c總體電路圖49第1章引言直接數(shù)字頻率合成(digital direct frequency synthesis)是一種比較新穎地 頻率合成方法.這個理

5、論早在20世紀(jì)70年代就被提出，它地基木原理就是利用 采樣定理,通過查表法產(chǎn)生波形.由于碩件技術(shù)地限制,dds技術(shù)當(dāng)時沒能得到 廣泛應(yīng)用.但是隨著大規(guī)模集成電路地飛速發(fā)展,dds技術(shù)地優(yōu)越性已逐步顯 現(xiàn)出來.今天dds技術(shù)憑借其優(yōu)越地性能已成為現(xiàn)代頻率合成技術(shù)屮地佼佼 者，廣泛用于接收機(jī)本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等,尤其適 合跳頻無線電通信系統(tǒng).不少學(xué)者認(rèn)為,dds是產(chǎn)牛信號和頻率地一種理想方 法,發(fā)展前景十分廣闊.基于fpga地dds模型是在eda技術(shù)逐步完善地今天才得以建立起來 地.eda技術(shù)依靠功能強(qiáng)大地電子計(jì)算札在eda工具軟件平臺上，對以硬件描 述語言hdl為系統(tǒng)邏輯

6、描述手段完成地設(shè)計(jì)文件，自動地完成邏輯編譯、簡 化、分割、綜合、優(yōu)化和仿真,直至下載到可編程邏輯器件cpld/fpga或?qū)?用集成電路asic芯片中，實(shí)現(xiàn)即定地電子電路設(shè)計(jì)功能.eda技術(shù)使得電子電 路設(shè)計(jì)者地工作僅限于利用硬件描述語言和eda軟件平臺來完成對系統(tǒng)硬件 功能地實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成木第2章 設(shè)計(jì)要求和方案論證2設(shè)計(jì)要求設(shè)計(jì)一個dds信號發(fā)生器，基本要求如下：1）能輸出正弦波2）輸出頻率范圍：lkhz10mhz瀕率步進(jìn)為100hz3）頻率穩(wěn)定度優(yōu)于10二頻率可預(yù)置.4）正弦信號負(fù)載輸出電壓峰峰值大于iv2.2方案確定方案一：采用鎖相環(huán)合成方法.采

7、用該方案設(shè)計(jì)輸岀信號地頻率可達(dá)到超 高頻甚至微波段，且輸出信號頻譜純度較高由于鎖相環(huán)技術(shù)是一個不間斷地 負(fù)反饋控制過程，所以該系統(tǒng)輸出地止弦信號頻率可以維持在一個穩(wěn)定狀態(tài), 頻率穩(wěn)定度高.但由于它是采取閉環(huán)控制地，系統(tǒng)地輸岀頻率改變后，重新達(dá)到 穩(wěn)定地時間也比較長.所以鎖相環(huán)頻率合成器要想同時得到較高地頻率分辨率 和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒地吋間，同時頻率間隔也不可能做 得很小.方案二：采用直接數(shù)字合成器（dds），可用硬件或軟件實(shí)現(xiàn).即用累加 器按頻率要求對相應(yīng)地相位增量進(jìn)行累加，再以累加相位值作為地址碼，取存 放于rom中地波形數(shù)據(jù)，經(jīng)d/a轉(zhuǎn)換,濾波即得到所需波形.以eda技

8、術(shù)為基 礎(chǔ)，用fpga實(shí)現(xiàn)dds模型地設(shè)計(jì).電路地規(guī)模大小和總線寬度可以由設(shè)計(jì)者 根據(jù)自己地需要而設(shè)定可將波形數(shù)據(jù)存入fpga地rom中.同時外部控制邏 輯單元也可在fpga中實(shí)現(xiàn).方法簡單，易于程控，便于集成.用該方法設(shè)計(jì)產(chǎn)生 地信號頻率范圍廣，頻率穩(wěn)定度高,精度高，頻率轉(zhuǎn)換速度快.系統(tǒng)框圖如圖5-1.分析以上兩種方案，顯然第二種方案具有更大地優(yōu)越性、靈活性.所以采用 方案二進(jìn)行設(shè)計(jì).第3章dds基本原理3頻率合成技術(shù)概述所謂頻率合成技術(shù)指地是由一個或者多個具有高穩(wěn)定度和高精確度地頻 率參考源，通過在頻率域屮地線性運(yùn)算得到具有同樣穩(wěn)定度和精確度地大量地 離散頻率地技術(shù)完成這一功能地裝置被稱為

9、頻率合成器.頻率合成器應(yīng)用范 圍非常廣泛，特別是在通信系統(tǒng)、雷達(dá)系統(tǒng)中，頻率合成器起了極其重要地作用. 隨著電子技術(shù)地不斷發(fā)展.頻率合成器地應(yīng)用范圍也越來越廣泛，對其性能要 求也越來越高.頻率合成器地主要指標(biāo)有以下這些：(1) 輸出頻率地范圍指地是輸出地最小頻率和最大頻率之間地變化范圍.(2) 頻率穩(wěn)定度指地是輸岀頻率在一定吋間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差地?cái)?shù)值，它分長期、短期 和瞬間穩(wěn)定度三種.(3) 頻率分辨率指地是輸岀頻率地最小間隔.(4) 頻率轉(zhuǎn)換吋間指地是輸出由一種頻率轉(zhuǎn)換成另一種頻率地時間.(5) 頻譜純度頻譜純度以雜散分量和相位噪聲來衡量，雜散分為諧波分量和非諧波分量 兩種，主要由頻率合成

10、過程中地非線性失真產(chǎn)生；相位噪聲是衡量輸出信號相 位抖動大小地參數(shù).(6) 調(diào)制性能指地是頻率合成器是否具有調(diào)幅(am),調(diào)頻(fm)、調(diào)相(pm)等功能.頻率合成器地實(shí)現(xiàn)方法大體可以分成三種：直接頻率合成、間接頻率合 成、直接數(shù)字頻率合成.下面對這三種方法進(jìn)行一下簡單地介紹.直接頻率合成是一種比較早期地頻率合成方法，這種頻率合成方法使用 一個和多個標(biāo)準(zhǔn)頻率源先經(jīng)過諧波發(fā)生器產(chǎn)生各次諧波，然后經(jīng)過分頻、倍頻、 混頻濾波等處理產(chǎn)生所需要地各個頻點(diǎn).這種方法產(chǎn)生地波形，相噪小,頻率轉(zhuǎn) 換時間短.但是直接頻率合成設(shè)備比較復(fù)雜笨重,并且容易產(chǎn)生雜散.間接頻率合成又稱之為鎖相頻率合成.采用了鎖相環(huán)技術(shù)，

11、對頻率進(jìn)行加、 減、乘、除，產(chǎn)生所需地頻率.由于鎖相環(huán)相當(dāng)于一個窄帶跟蹤濾波器，所以鎖相 頻率合成地方法對雜散有很好地抑止作用.鎖相式頻率合成器還易于集成化. 但是鎖相式頻率合成器地頻率轉(zhuǎn)換時間比較長，而且在單環(huán)地情況下很難做到 很小地頻率分辨率.直接數(shù)字頻率合成（dds-digital direct frequency synthesis）是一種比較新 穎地頻率合成方法.隨著科學(xué)技術(shù)地口益發(fā)展這種頻率合成方法也越來越體現(xiàn) 出它地優(yōu)越性來.dds是一種全數(shù)字化地頻率合成方法.3.2直接數(shù)字頻率合成技術(shù)（dds）基本原理 3.2.1直接數(shù)字頻率合成地基本結(jié)構(gòu)dds地基本結(jié)構(gòu)如圖31, dds主要

12、由四個基本部分組：相位累加 器；（2）波形rom； （3）d/a轉(zhuǎn)換器；（4）低通濾波器.圖3-1直接數(shù)字頻率合成結(jié)構(gòu)相位累加器地結(jié)構(gòu)如圖3-2所示圖3-2相位累加器原理框圖相位累加器是dds地核心部分，它由一個n位地加法器和n位地寄存器 構(gòu)成，通過把上一個時鐘地累加結(jié)果反饋回加法器地輸入端實(shí)現(xiàn)累加功能.這 里地n是相位累加器地字長,k叫做頻率控制字.每經(jīng)過一個時鐘周期,相位累 加器地值遞增k.波形rom示意圖如圖3-3所示相位量化序列1 地址波形rom正弦幅度量化序列波形圖33波形rom示意圖當(dāng)rom地址線上地地址（相位）改變吋，數(shù)據(jù)線上輸出相應(yīng)地量化值（幅度 量化序列）.因?yàn)椴ㄐ蝦om地存

13、儲容量有限，相位累加器地字長一般不等于 rom地址線地位數(shù)，因此在這個過程當(dāng)中也又會引入相位截?cái)嗾`差.d/a轉(zhuǎn)換器將波形rom輸出地幅度量化序列轉(zhuǎn)化成對應(yīng)地電平輸出，將 數(shù)字信號轉(zhuǎn)換成模擬信號但輸出波形是一個階梯波形，必須經(jīng)過抗鏡像濾波, 濾除輸岀波形中地鏡像才能得到一個平滑地波形抗鏡像濾波器是一個低通濾 波器，要求在輸出信號地帶寬內(nèi)有較平坦地幅頻特性，在輸出鏡像頻率處有足 夠地抑止.根據(jù)dds地基本結(jié)構(gòu),可以推出以下一-些結(jié)論：頻率控制字k唯一地確定一個單頻模擬余弦信號s（r） = cos（2/0r）地頻率/o，九="/2“(2-1)當(dāng)k=1地時候dds輸出最低頻率為紂，紂=

14、63;/2"(2-2)這就是dds地頻率分辨率，所以，當(dāng)n不斷增加地時候dds地頻率分辨率 可以不斷地提高.d/a轉(zhuǎn)換器地輸岀波形相當(dāng)于是一個連續(xù)平滑波形地采樣， 根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率地兩倍.也就是說d/a轉(zhuǎn) 化器地輸出如果要完全恢復(fù)地話，輸出波形地頻率必須小于fj2n-般來說， 由于低通濾波器地設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定地過渡 帶地，所以輸出頻率述耍有一定地余量，一般來說在實(shí)際應(yīng)用當(dāng)中dds地輸岀 頻率不能超過0.4 fc.3.3 dds地技術(shù)特點(diǎn)3.3.1 dds地優(yōu)點(diǎn)(1) 輸出頻率地范圍廣.由式2.1知道，頻率覆蓋范圍從£

15、;/2"到0.4 fc. fc 為輸入時鐘頻率.隨著碩件水平地不斷提高，一些dds專用芯片地最大輸岀頻率已 經(jīng)可以達(dá)到幾百兆赫茲.(2) 頻率分辨率高，可達(dá)2"個頻點(diǎn).(3) 頻率穩(wěn)定度高.(4) 頻率轉(zhuǎn)換時間快,可小于100ns.同時,頻率轉(zhuǎn)換時相位是連續(xù)地.(5) 頻譜純度高.(6) 正交輸出.(7) 產(chǎn)生任意波形.由于dds技術(shù)是利用查表法來產(chǎn)生波形地,所以它適用于 任意波形發(fā)生器.(8) 全數(shù)字化實(shí)現(xiàn)，便于集成,體積小，重量輕.3.3.2 dds地缺點(diǎn)(1) 最高工作頻率不可能很高，從理論上說就只有系統(tǒng)始終頻率地一半，實(shí)際 中還要小于此值.要想獲得較高地輸出頻率，就

16、必須提高系統(tǒng)地時鐘批率,也就是 說dds系統(tǒng)地相位累加器、波形存儲器、d/a轉(zhuǎn)換器等都將工作在較高地時鐘頻 率下，它地實(shí)現(xiàn)依賴于高速數(shù)字電路和高速d/a轉(zhuǎn)換器.(2) dds系統(tǒng)釆用數(shù)字技術(shù)，先構(gòu)成離散信號再變換成模擬信號輸出，尤其是 要產(chǎn)生相位截?cái)嗾`差，因而噪聲和雜散是不可避免地.3.3.3 dds性能分析由式2可知，系統(tǒng)地輸出頻率只與頻率字地值k、系統(tǒng)時鐘頻率£和相位累 加器地字長n有關(guān).在系統(tǒng)吋鐘頻率龍和相位累加器字長n固定吋，通過改變頻率 字，可以方便地改變輸出頻率/（）.系統(tǒng)地頻率分辨率只與系統(tǒng)地時鐘頻率力和相位累加器地字長n有關(guān).要增 加系統(tǒng)地頻率分辨率，可以增加相位累加

17、器地字長n,或是降低系統(tǒng)地時鐘頻率.為了達(dá)到較高地輸岀頻率,dds系統(tǒng)地時鐘頻率一般都比較高根據(jù)式2.2,在 較高地時鐘頻率下,為了獲得較高地頻率分辨率，則只有增加相位累加器地字長n, 故一般n都取值較大.但是受存儲器容器地限制，存儲器地址線地為數(shù)w不可能 很大,一般都要小于n.這樣存儲器地地址線一般都只能接在相位累加器輸岀地高 w位，而相位累加器輸出余下地（nw）個低位則只能被舍棄，這就是相位截?cái)嗾` 差地來源.由于相位截?cái)?，頻率字地值k就將被分為兩部分，其最高地w位將被看承整 數(shù)部分，而余下地將被看為小數(shù)部分這是因?yàn)榇鎯ζ鞯刂肪€地位數(shù)只有w位， 相位累加器地輸岀只有搞w位才對存儲器有影響，頻

18、率字地小數(shù)部分只有在其 累加達(dá)到整數(shù)部分是才能影響存儲器.dds系統(tǒng)地頻率轉(zhuǎn)換非常快，幾乎是即時地這是鎖相環(huán)系統(tǒng)無法做到 地.dds系統(tǒng)在頻率字改變后地一個時鐘周期,起輸岀頻率就可以傳換成新地輸岀 頻率.也就是說在頻率字地值改變以后，累加器在經(jīng)過一個時鐘周期后就按照新地 頻率字進(jìn)行累加,即開始輸出新地頻率，所以我們可以認(rèn)為dds系統(tǒng)地頻率轉(zhuǎn)換是 在一個系統(tǒng)時鐘周期內(nèi)完成地.dds系統(tǒng)不僅頻率轉(zhuǎn)換速度快，而且更可貴地是只須改變頻率字，就可以改 變輸出頻率,無須復(fù)雜地控制過程.從dds技術(shù)地原理可知，在改變輸出頻率時，實(shí) 際改變地是頻率字，也就是相位增量.當(dāng)頻率字地值從k.改變?yōu)閗2之后，相位累加

19、 器是在已有地積累相位上，再毎次累加心,相位函數(shù)地曲線是連續(xù)地，只是在改變 頻率字地瞬間其斜率發(fā)生了突變.輸岀波形和相位累加器地輸出值兩者都是平滑 過度.也就是說dds系統(tǒng)能夠在頻率轉(zhuǎn)換中保持相位連續(xù)，輸出波形能平滑地從一 個頻率過度到另一個頻率.第4章eda技術(shù)4eda技術(shù)及其發(fā)展隨著社會生產(chǎn)力發(fā)展到了新地階段，各種電子新產(chǎn)品地開發(fā)速度越來越快. 現(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路地設(shè)計(jì)出現(xiàn)了兩 個分支.一個是傳統(tǒng)地更高集成度地集成電路地進(jìn)一步研究；另一個是利用高層 次v hdl/verilog等硬件描述語言對新型器件fpga/cpld進(jìn)行專門設(shè)計(jì)，使之成 為專用集成電路

20、(asic).這不僅大大節(jié)省了設(shè)計(jì)和制造時間，而且對設(shè)計(jì)者，無須 考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級產(chǎn)品設(shè)計(jì)地一項(xiàng)新地技術(shù).eda (electronic design automation)技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)地核心.它 以eda軟件工具為開發(fā)環(huán)境，采用硬件描述語言(hardware description language, hdl),采用可編程器件為實(shí)驗(yàn)載體，實(shí)現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、 邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以asic、soc芯片為 目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向地電子產(chǎn)品自動化地設(shè)計(jì)技術(shù).正因?yàn)閑da技術(shù)豐富地內(nèi)容以及電子技術(shù)各學(xué)科領(lǐng)

21、域地相關(guān)性,其發(fā)展 地歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及 電子設(shè)計(jì)技術(shù)和工藝地發(fā)展是同步地就過去近30年地電子技術(shù)地發(fā)展歷程， 可大致將eda技術(shù)地發(fā)展分為三個階段.20世紀(jì)70年代,集成電路制作方面,mos工藝已得到廣泛地應(yīng)用.可編程 邏輯技術(shù)及器件己經(jīng)問世，計(jì)算機(jī)作為一種運(yùn)算工具己經(jīng)在科研領(lǐng)域得到了廣 泛地應(yīng)用.而在后期,cad地概念已見雛形.這一階段人們開始利用計(jì)算機(jī)取代 手工勞動，輔助進(jìn)行集成電路版圖編輯、pcb布局布線等工作.20世紀(jì)80年代,集成電路設(shè)計(jì)進(jìn)入了 coms (互補(bǔ)場效應(yīng))時代.復(fù)雜可 編程邏輯器件已經(jīng)進(jìn)入商業(yè)應(yīng)用,相應(yīng)地輔助設(shè)計(jì)軟件也已

22、投入使用.而在80 年代末，出現(xiàn)了 fpga (field programmable gate array) ,cae 和 cad 技術(shù)應(yīng) 用更為廣泛,他們在pcb設(shè)計(jì)方面地原理圖輸入、自動布局布線及pcb分析， 以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡等方面擔(dān)任了重要地角色，特 別是各種硬件描述語言地出現(xiàn)、應(yīng)用和標(biāo)準(zhǔn)化方而地重大進(jìn)步,為電子設(shè)計(jì)自 動化必須解決地電路建模、標(biāo)準(zhǔn)文檔及仿真測試奠定了基礎(chǔ).進(jìn)入20世紀(jì)90年代，隨著碩件描述語言地標(biāo)準(zhǔn)化得到進(jìn)一步地確立，計(jì) 算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得了更加廣泛地應(yīng)用， 與此同時電子技術(shù)在通信、計(jì)算機(jī)及家屯產(chǎn)品生產(chǎn)中地市場需

23、求和技術(shù)需求， 極大地推動了全新地電子設(shè)計(jì)自動化技術(shù)地應(yīng)用和發(fā)展.特別是集成電路設(shè)計(jì) 工藝步入了超深亞微米階段，百萬門以上地大規(guī)?？删幊踢壿嬈骷仃懤m(xù)面世， 以及基于計(jì)算機(jī)技術(shù)地面向用戶地低成本大規(guī)模asic技術(shù)地應(yīng)用,促進(jìn)了 eda技術(shù)地形成.更為重要地是各eda公司致力于推出兼容各種硬件實(shí)現(xiàn)方 案和支持標(biāo)準(zhǔn)硬件描述語言地eda工具軟件地研究，都有效地將eda技術(shù)推 向成熟.4.2硬件描述語言vhdl4.2.1 vhdl 簡介甚高速集成電路硬件描述語言(very-high-speed integrated circuit hardware description language,vhdl)

24、于 1983年有美國國防部(dod)發(fā)起 創(chuàng)建，由ieee (the institute of electrical and electronics engineers)進(jìn)一步發(fā)展并 在1987年作為“ieee標(biāo)準(zhǔn)1076”發(fā)布.從此,vhdl成為碩件描述語言地業(yè)界標(biāo) 準(zhǔn)z 自ieee公布了vhdl地標(biāo)準(zhǔn)版本z后，各eda公司相繼推出了自己地 vhdl設(shè)計(jì)環(huán)境,或宣布自己地設(shè)計(jì)工具支持vhdl.此后vhdl在電子設(shè)計(jì)領(lǐng) 域得到了廣泛應(yīng)用,并逐步取代了原有地非標(biāo)準(zhǔn)硬件描述語言.1993年,ieee對 vhdl進(jìn)行了修訂,從更高地抽象層次和系統(tǒng)播述能力上擴(kuò)展vhdl地內(nèi)容，公布 了新版本地vhdl

25、,即ieee標(biāo)準(zhǔn)地1076-1993版本，(簡稱93版).現(xiàn)在,vhdl和 verilog作為ieee地工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多eda公司地支持,在電子 工程領(lǐng)域,已成為事實(shí)上地通用硬件描述語言.有專家認(rèn)為，在新地世紀(jì)中,vhdl 語言將承擔(dān)起大部分地?cái)?shù)字系統(tǒng)設(shè)計(jì)任務(wù)除了作為電子系統(tǒng)設(shè)計(jì)地主選硬件描 述語言外,vhdl在eda領(lǐng)域地仿真測試、程序模塊地移植、asic設(shè)計(jì)源程序地 交付、ip核(intelligence property core)地應(yīng)用方面擔(dān)任著不可或缺地角色, 因此不可避免地將成為了必要地設(shè)計(jì)開發(fā)工具.vhdl主要用于描述數(shù)字系統(tǒng)地結(jié)構(gòu)，行為，功能和接口.除了含有許多

26、具有 碩件特征地語句外,vhdl地語言形式和描述風(fēng)格與句法是十分類似于一般地計(jì) 算機(jī)高級語言.vhdl地程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是 一個元件,一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或 稱不可視部分），既涉及實(shí)體地內(nèi)部功能和算法完成部分在對一個設(shè)計(jì)實(shí)體定義 了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他地設(shè)計(jì)就可以直接調(diào)用這個實(shí)體這 種將設(shè)計(jì)實(shí)體分成內(nèi)外部分地概念是vhdl系統(tǒng)設(shè)計(jì)地基本點(diǎn).4.2.2 vhdl地主要優(yōu)點(diǎn)（1）覆蓋面廣,有強(qiáng)大地系統(tǒng)碩件描述能力（2）可讀性好、易于修改（3）獨(dú)立于器件地設(shè)計(jì)，與工藝無關(guān)（4）易于移植和設(shè)計(jì)資源共享4.3現(xiàn)

27、場可編程邏輯（fpga）器件4.3.1引言fpga （現(xiàn)場可編程門陣列）與cpld （復(fù)雜可編程邏輯器件）都是可編程 邏輯器件，它們是在pal、gal等邏輯器件地基礎(chǔ)之上發(fā)展起來地.但 fpga/cpld地規(guī)模較大,非常適合于對時序、組合等邏輯電路應(yīng)用場合，它可以替 代兒十甚至上百塊通用ic芯片.應(yīng)用fpga/cpld可以做成一個系統(tǒng)級芯片，它具 有可編程性和實(shí)現(xiàn)方案容易修改地特點(diǎn).現(xiàn)在,cpld/fpga等可編程器件己應(yīng)用在不同地高科技領(lǐng)域，如數(shù)字電路設(shè) 計(jì)、微處理系統(tǒng)、dsp、通信及asic設(shè)計(jì)等由于芯片內(nèi)部碩件連接關(guān)系地描述 地存放，是以eeprom、sram或flash或外接eprom

28、為基礎(chǔ)地，設(shè)計(jì)用戶可在可 編程門陣列芯片及外圍電路保持不動地情況下，通過計(jì)算機(jī)重新下載或配置設(shè)計(jì) 軟件,就能實(shí)現(xiàn)一種新地芯片功能.于是fpga/cpld可編程器件，正得到越來越多地電子設(shè)計(jì)者地青睞.4.3.2 fpga地組成及其應(yīng)用特點(diǎn)fpga地組成：現(xiàn)場可編程門陣列（fpga）是在pal和gal等邏輯器 件地基礎(chǔ)之上發(fā)展起來地、可由用戶自行定義配置地高密度專用集成電路，結(jié) 構(gòu)上主要由三部分組成：可編程邏輯塊（clbconfigurable logic block）、 輸入輸出單元（iob10 block）和可編程連線（irinterconnect resoutce）.由于fpga地集成規(guī)模非

29、常大，因此可借助hdl破件描述語言開發(fā)岀系 統(tǒng)級芯片和產(chǎn)品.又由于開發(fā)工具地通用性、設(shè)計(jì)語言地標(biāo)準(zhǔn)化以及設(shè)計(jì)過程 幾乎與所用器件地硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成功地各類邏輯功能塊軟件有 很好地兼容性和可移植性，它幾乎可用于任何型號和規(guī)模地fpga中，從而使得 產(chǎn)品設(shè)計(jì)效率大幅度提高.fpga顯著地優(yōu)勢是開發(fā)周期短,投資風(fēng)險(xiǎn)小、產(chǎn)品 上市速度快，市場適應(yīng)能力強(qiáng)和碩件升級回旋余地大.一旦市場對所設(shè)計(jì)地產(chǎn) 品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價格更低廉地aisc產(chǎn)品.fpga芯片都是比較特殊地asic芯片，除了具有saic地特點(diǎn)之外，還具 有以下兒個優(yōu)點(diǎn)：（1）集成度越來越高（2）嵌入式存貯技術(shù)（3）時

30、鐘鎖定和倍頻技術(shù)（4）系統(tǒng)保密性能增強(qiáng)（5）開發(fā)周期短4.3.3 altera 地 flex10k 器件altera公司作為目前世界上最大地可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主要 有flex10k, flex8000, flex6000, max9000, max7000, max5000 以及classic 等七大系列，而flex10k系列是altera 1995年推出地一個新地產(chǎn)品系列，因其 規(guī)模大且價格便宜,倍受人們關(guān)s,altera地flex10k器件是工業(yè)界第一個嵌入 式可編程器件，基于可重構(gòu)地cmos sram單元,這種靈活邏輯單元陣(flexible logic element m

31、atrix)具有一般門陣列地所有優(yōu)點(diǎn).flex1ok系列器件規(guī)模從1萬 門到25萬門，它無論在密度或者速度上都可以將一定規(guī)模地子系統(tǒng)集成到一個芯 片上，采用快速可預(yù)測連線延時地連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將 epld和fpga優(yōu)點(diǎn)結(jié)合于一體地新型器件.flex10k系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單 元ioe、邏輯陣列塊(lab)、嵌入陣列塊eab及行、快速通道(fasttrack)互連.圖41 flex10k內(nèi)部圖flex10k系列器件特點(diǎn):1、嵌入陣列eab,是一個在輸入和輸出端口都帶有寄存器地一種靈活地 ram塊，可以完成許多宏函數(shù)如存儲器、查找表等.2

32、、全局時鐘使用，可以最大限度減少時鐘到各觸發(fā)器地延遲,盡量使整個系 統(tǒng)同步產(chǎn)生.3、基于jtag地邊界掃描測試,2.5v（b系列）,3.0v（a,v系列）或5.（電源.4、低功耗，系統(tǒng)不工作時電流小于1ma.5、靈活多變地行列連線資源.6、功能豐富地i/o引腳.7、多種封裝形式.8、基于sram重構(gòu).9、強(qiáng)大地集成開發(fā)環(huán)境和多形式地用戶接口.4.4 eda 工具 maxplus 11max+plusii是altera提供地fpga/cpld開發(fā)集成環(huán)境，它提供了一種與 結(jié)構(gòu)無關(guān)地設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程.在 max+plus ii軟件提供地設(shè)計(jì)環(huán)境中可以完成設(shè)

33、計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真 和器件編程四個設(shè)計(jì)階段.在設(shè)計(jì)輸入階段，用戶可以采用圖形輸入、文本輸入和 波形輸入三種方式輸入設(shè)計(jì)文件，但波形輸入方式只能在工程設(shè)計(jì)地底層使用.在 設(shè)計(jì)編譯階段,max+plus ii編譯器依據(jù)設(shè)計(jì)輸入文件自動生成用于器件編程、 波形仿真及延時分析等所需地?cái)?shù)據(jù)文件.在設(shè)計(jì)仿真階段,max+plus ii仿真器 和時延分析器利用編譯器產(chǎn)牛地?cái)?shù)據(jù)文件自動完成邏輯功能仿真和時延特性仿 真.并且可以在設(shè)計(jì)文件中加載不同地激勵，觀察中間結(jié)果以及輸岀波形.必要時， 可以返回設(shè)計(jì)輸入階段,修改設(shè)計(jì)輸入，達(dá)到設(shè)計(jì)要求.在器件編程階 段,max+plus ii編程器將編譯器生成地編程

34、文件下載到alte怕器件實(shí)現(xiàn)對器件 編程.此后，可以將實(shí)際信號送入該器件進(jìn)行吋序驗(yàn)證.因?yàn)閏pld / fpga芯片能 夠可重復(fù)編程，所以如果動態(tài)時序驗(yàn)證地結(jié)果不能滿足用戶地需要時，用戶可以返 回到設(shè)計(jì)階段重新設(shè)計(jì),然后重復(fù)上面地步驟，最終達(dá)到設(shè)計(jì)要求圖42中所示地 是標(biāo)準(zhǔn)地eda開發(fā)流程.圖42 max+plusii設(shè)計(jì)流程第5章 基于fpga地dds信號源設(shè)計(jì)5.1總體設(shè)計(jì)框圖系統(tǒng)時鐘elk圖51信號發(fā)生器結(jié)構(gòu)框圖圖51為木次設(shè)計(jì)總體結(jié)構(gòu)框圖,其中相位累加器和波形存儲器構(gòu)成信號發(fā) 生器核心部分.該部分又與頻率字控制模塊共同構(gòu)成信號發(fā)生器主模塊.而顯示 模塊,d/a轉(zhuǎn)換器和濾波電路則作為信號

35、發(fā)生器外圍硬件設(shè)計(jì).下面就分主模塊軟 件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來說明信號發(fā)生器地設(shè)計(jì).5.2主模塊軟件設(shè)計(jì) 5.2.1相位累加器地設(shè)計(jì)elk圖52相位累加器圖52為相位累加器內(nèi)部結(jié)構(gòu)圖,它有一個“位地全加器和一個寄存器構(gòu)成. 當(dāng)系統(tǒng)時鐘上升沿到來地時候,上一個時鐘周期地相位值與頻率字地相加值被送 入累加寄存器，并輸岀高w位至波形存儲器地地址線，同時相位值乂被送回全加器進(jìn)行相位累加.相位累加器流程圖如圖53所示圖53相位累加器流程圖設(shè)計(jì)要求輸出頻率范圍為1khz10mhz瀕率步進(jìn)為100h乙根據(jù)第二章介 紹最高輸出一般是系統(tǒng)時鐘地40%.經(jīng)過計(jì)算,設(shè)計(jì)選用系統(tǒng)時鐘為30mhz時能實(shí) 現(xiàn)設(shè)計(jì)要

36、求.f = 30mhz 40% = 2mhz > 10mhz確定相位累加字長時，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且累加 器字長一般為8地整數(shù)倍.由第二章公式2.2計(jì)算后得出符合設(shè)計(jì)要求地累加器字 長為n=24.ain=另=譽(yù) "788趙100圧由上分析設(shè)計(jì)地相位累加器模塊如圖54所示.leijiak23.oendout c 7- . oresetclk：jl圖54相位累加器模塊k23.o為輸入地頻率字,en為高電平使能,reset是高電平清零,clk為系統(tǒng)時鐘 輸入,dout7.0是相位累加器高8位輸出，該輸出將作為波形存儲器地址線對波 形rom進(jìn)行尋址.其程序見附錄

37、b,圖55為該模塊地時序仿真圖.5.2.2波形rom地設(shè)計(jì)這個模塊是一個相對簡單地模塊.首先要確定波形rom地地址線位數(shù)和數(shù) 據(jù)地字長,根據(jù)噪聲功率地角度看波形rom地地址線位數(shù)應(yīng)該等于或略大于字長. 由于設(shè)計(jì)選擇地dac位數(shù)為&這樣rom地字長很明顯該和dac地字長相一致.而 地址線地位數(shù)同樣確定為x位.波形存儲器利用相位累加器輸出地高8位作為地址線來對其進(jìn)行尋址,最后輸 岀該相位對應(yīng)地二進(jìn)制正弦幅值.正弦數(shù)據(jù)地產(chǎn)生可采用如下辦法：在matlab中編輯程序：» clear tic;t=2*pi/256t=0:t:2*pi;y=128*sin(t)+128;round(y);

38、t =0.0245ans將得出地結(jié)果轉(zhuǎn)化為8位地二進(jìn)制數(shù)據(jù),起幅值對應(yīng)在00000000-11111111區(qū)間內(nèi).最后利用得到地二進(jìn)制數(shù)據(jù)用vhdl編寫程序?qū)崿F(xiàn)正弦rom地設(shè)計(jì).圖56為正弦波形rom模塊,該模塊時序仿真如圖57所示.rohadder(7. . o 0a0ut7. . o圖56正弦波形rom0.2nsvalue:ladderdaouth00h800080looons200.0n$m i位:(03104h £ar j a 訛 圖57波形rom時序仿真圖5.2.3頻率控制模塊地設(shè)計(jì)設(shè)計(jì)要求頻率步進(jìn)為100hz,但由于頻率范圍很寬，要求改變頻率時如果跨 度較大則需要很長地時

39、間通過頻率步進(jìn)端來改變輸出頻率因此在實(shí)際頻率控制 模塊中，增加了4個附加地頻率步進(jìn)按鈕.分別為最小步進(jìn)（100hz）地10倍、100 倍、1000倍和10000倍即1khz、10khz、100khz和1mh乙這樣從大到小地利用 頻率步進(jìn)值便可很快地調(diào)到所需要地頻點(diǎn).實(shí)現(xiàn)這個設(shè)計(jì)地方法也很簡單,由第二章公式f.=kfc/2n可以看出，當(dāng) £/2"確定后辦與k成正比關(guān)系.計(jì)算出輸出頻率f.=l00hz時k地值,則這個k 地值就是頻率字步進(jìn)100hz時頻率字k地增量，記為ak.要成倍地增加步進(jìn)頻率, 則只需以相同地倍數(shù)增加ak地值將.九=1oqhz , fc = 30mhz ,n

40、=24帶入 f()=k.fc/2n 得到 100hz步進(jìn)時 ak 值為56.則實(shí)現(xiàn) 1 khz、10khz、100khz和 1mhz地步進(jìn)1地增量分別為10ak、100ak、1oooa/c和10000 k.由于設(shè)計(jì)要 求頻率輸出范圍為1khzj0mhz,則k值地最小值為560,最大值為5600000.設(shè)系統(tǒng) 其始和復(fù)位時k地初值為560,即初始化頻率為1khz.然后再根據(jù)所要輸出地頻率 調(diào)整相應(yīng)地步進(jìn)量.圖58為vhdl設(shè)計(jì)地頻率控制模塊圖58頻率控制模塊模塊各引腳說明如下：reset為頻率字復(fù)位端，高電平有效.clk接入地是系統(tǒng)時鐘，目地是驅(qū)動模塊內(nèi)部延時計(jì)數(shù)器，該計(jì)數(shù)器地作用是：當(dāng)進(jìn)行頻率

41、操 作時，頻率地增、減確認(rèn)信號必須在按鍵狀態(tài)穩(wěn)定后才能進(jìn)行，所以加入一定地延 時.同時還可以達(dá)到按鍵去抖動地效果.step14.o：頻率步進(jìn)“增”操作端，各端 口 分別為 step1 (4)步進(jìn) 100h 乙 step1 (3)步進(jìn) 1 khz,step 1 (2)步進(jìn) 1okhz,step1 (1)步進(jìn) 100khz,stepl (0)步進(jìn) 1mh乙step24.o：頻率步進(jìn) “減”操作端，各端口對應(yīng)操作值同上.kout為輸出頻率字，送至dds主模圖59為頻率控制模塊流程圖.圖59頻率控制模塊流程圖頻率控制模塊時序仿真如圖510所示.0.0ns|*|*| time:0.0nsinterval

42、:0.0ns0.0nsrefname:滬 resetvalue:q0100.0nsaclk母 step1母step2® koutb 00000b 000000001000000010000h 000230d5600002300018105606160000000017d8610400000000230560圖510頻率控制模塊時序仿真圖5.3外圍硬件設(shè)計(jì)5.3.1顯示模塊該模塊與頻率控制模塊有直接地聯(lián)系，其功能就是顯示輸出頻率值,顯示方 式為十進(jìn)制數(shù).由于最大頻率值為10mhz為8位數(shù)，則需要&個數(shù)碼管做為頻率值 顯示.又最小頻率步進(jìn)為100hz,則只需要設(shè)計(jì)六位十進(jìn)制加、減

43、法計(jì)數(shù)器進(jìn)行從 百位到十兆位地頻率地增、減操作，個位和十位數(shù)據(jù)恒定為零.disp 丄resetclkstepj.c4 o)step2c4.okout23. o：!圖511頻率值i卜數(shù)輸出模塊圖511為計(jì)數(shù)輸出模塊,與頻率控制模塊類似,reset端為頻率初始化,clk為 接入系統(tǒng)時鐘,step1、step2分別為頻率增、減控制端,kout為顯示數(shù)據(jù)輸出. 該模塊時序仿真圖如圖412所示ref |2199n5| time: m9ns interval: |78.0ns圖512頻率值汁數(shù)模塊圖513為輸出頻率譯碼掃描顯示模塊，其功能為將計(jì)數(shù)模塊輸出地頻率值譯成七段碼并掃描顯示.data13.o到da

44、ta63.0為頻率數(shù)據(jù)百位至十兆位bcd碼輸入端,scan7.o是輸出掃描信號,dispout6.0則為數(shù)據(jù)七段碼輸出.dispclkdatrx3 ©idata23 03scrnc7. 03data33 03dispout c 6 03d at a4i ； 3 03d at a5 : 3 03d at: 3 oj圖5j3譯碼掃描顯示模塊ref: 0.3nsinterval: 96.9nsee time: |97.2ns0.3ns圖514譯碼掃描顯示模塊頻率計(jì)數(shù)模塊和譯碼掃描顯示模塊共同組成信號發(fā)牛器地頻率顯示模塊，它與頻率控制模塊地操作是同步進(jìn)行地.數(shù)碼管所顯示地?cái)?shù)值就是信號發(fā)生器輸

45、出地正弦波頻率值.顯示數(shù)字為圖515o 4 d1寸巾9卜006y l4 f-ydocn£1015*圖515數(shù)字顯示電路連接5.3.2 d/a轉(zhuǎn)換器實(shí)現(xiàn)數(shù)字量轉(zhuǎn)化為模擬信號地轉(zhuǎn)換電路稱為d/a轉(zhuǎn)換器（dac）.d/a轉(zhuǎn)換器是把數(shù)字量轉(zhuǎn)換成模擬量地線性電路器件，已做成集成芯片.由于 實(shí)現(xiàn)這種轉(zhuǎn)換地原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同,因而出現(xiàn)各種各樣地d/a 轉(zhuǎn)換器.目前，國外市場已有上百種產(chǎn)品出售，他們在轉(zhuǎn)換速度、轉(zhuǎn)換精度、分辨率 以及使用價值上都各具特色.衡量一個d/a轉(zhuǎn)換器地性能地主要參數(shù)有：（1）分辨率：是指d/a轉(zhuǎn)換器能夠轉(zhuǎn)換地二進(jìn)制數(shù)地位數(shù)，位數(shù)多分辨率也 就越高.（2）轉(zhuǎn)換時間

46、：指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所需 地時間.電流型d/a轉(zhuǎn)換較快，一般在兒ns到兒百ns之間.電壓型d/a轉(zhuǎn)換較慢，取決 于運(yùn)算放大器地響應(yīng)時間.（3）精度：指d/a轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間地誤差，一般采用數(shù)字 量地最低有效位作為衡量單位.（4）線性度：當(dāng)數(shù)字量變化時,d/a轉(zhuǎn)換器輸岀地模擬量按比例關(guān)系變化地 程度.理想地d/a轉(zhuǎn)換器是線性地，但是實(shí)際上是有誤差地，模擬輸出偏離理想輸出 地最大值稱為線性誤差.目前,d/a轉(zhuǎn)換器芯片種類較多，對于一般地使用者而言，只需掌握dac芯片性 能及其與計(jì)算機(jī)之間接口地基木要求,就可根據(jù)應(yīng)用系統(tǒng)地要求合理選用dac芯 片，并配置適

47、當(dāng)?shù)亟涌陔娐?設(shè)計(jì)要求輸出最高頻率為10mhz,在選擇d/a轉(zhuǎn)換器地時需要充分考慮到 d/a轉(zhuǎn)換器地轉(zhuǎn)換速率,在本次設(shè)計(jì)中選擇了 adv7120芯片,它是一個高速 d/a轉(zhuǎn)換coms芯片,耗電小，同時考慮到實(shí)驗(yàn)室地焊接工具地現(xiàn)狀，是否完全 兼容ttl電平標(biāo)準(zhǔn)，它有dip雙列直插式封裝地型號.同時根據(jù)設(shè)計(jì)地不同，這 種芯片有三種速度等級分別為30mhz、50mhz和80mhz級地,因?yàn)樗馗咚?處理性能，它被廣泛應(yīng)用于視頻、圖像等對數(shù)據(jù)實(shí)時處理和吞吐量比較大地領(lǐng) 域.同時作為 它地功能之一就是用于dds地高速數(shù)模轉(zhuǎn)換.cl ock/ropixel inku i fortr7gog7do、.b7k

48、bb whii tblanksyncadv71208y8fs adjustwaa ooreen ktuis ihk"refredregisterbluerfaifitfr8 9 圧contjk)lcontrol registergnd圖5-16adv7120芯片內(nèi)部原理圖上圖5-16為該芯片地內(nèi)部原理圖，由于它是專業(yè)級地視頻通道高速數(shù)模 轉(zhuǎn)換芯片，故有很多用于視頻地功能引腳.但是在木次設(shè)計(jì)中，只借助它地高速 8bit數(shù)模轉(zhuǎn)換功能，故有些引腳不要用到，但是根據(jù)cmos結(jié)構(gòu)地特性,對于不 用地引腳不能讓它懸空.要對它做如下地適當(dāng)處理：description: video2ioc(ma)

49、: video+9.05ior?iob(ma): video+l.44ref whrite: 0sync: lblank : ldac input data: data這是對于輸入引腳地處理,對不用地通道地處理如下圖5l6所示.video cinput g7b7adv7120圖517單逋道處理根據(jù)adv7120地輸出特性，每一個通道都可以等效為一個高內(nèi)阻抗電流 源,輸出端可以直接驅(qū)動37.5 q地負(fù)載.此外它地模擬參數(shù)輸出是電流輸出，需 要用一定地電路來實(shí)現(xiàn)電流信號到電壓信號地轉(zhuǎn)變.電路如圖5-18所示.adv7120芯片地功能引腳對應(yīng)地實(shí)際引腳參考圖5-18.r.5<30o102<

50、;33<50 7-blanik-stt imcah已dib2巳31 3 1| 23 |n5<4| 53-s | «| 7乂 1| 830 i1 -3aow120top view tn ot to seag 1| io3 130 | "1| 132& | gh 1| 151| is2s |1 ”2* 1| ib23. | 1922 |1 nont 1只3r2ehriofs a.djus.ti o blg!nd0z oclfj aclockmeir wi-ilirebtosco wif>iorloo 圖5-18adv7120引腳圖ad v7120與fg

51、pa芯片輸出地電路具體連接圖入下圖519r0r1r2r3r4r5r6r7compvaagndvrefgog7gndbob7clockrefwhite syncior synciogblankiob30o output fromclk252414en 15adv71204.7kdaouto 37daout1 38daout2 39daout3 40daout4 1daout5 2daout6 3daout7 4圖5-19adv7120與fpga連接圖5.3.3濾波及放大電路在由數(shù)字信號至模擬信號這一過程轉(zhuǎn)換好以后，得出地信號仍然是在時 間上離散地點(diǎn)，需要將其用低通濾波器進(jìn)行平滑處理,濾除高次頻率

52、地雜波，得 到平滑標(biāo)準(zhǔn)地正弦波.由這次設(shè)計(jì)地正眩波頻率范圍可知.所要求地低通濾波器地截止頻率為10.5mhz,這次用到地為lc低通濾波器（電路圖參考圖5-20）.設(shè)l1取2.2微 亨.則c1地取值為：c'=a=418m由于頻率輸岀覆蓋范圍廣，且設(shè)計(jì)要求輸岀電壓峰峰值 iv .由于放 大器需在寬帶范圍內(nèi)有穩(wěn)定地增益，所以不能釆用只對單一頻率有較大增益地 lc諧振放大器，而采用寬帶放大器，原理圖參考圖520.通過調(diào)整發(fā)射極地旁路 電容和集電極地電感可以使寬帶放大地頻率輸岀覆蓋范圍達(dá)到1 khz-lomhz. 放大器增益與帶寬成反比關(guān)系，所以單級寬帶放大器地增益不大.但由于正弦 波輸出波形幅

53、度峰峰值已有零點(diǎn)幾伏，經(jīng)單級寬帶高頻晶體管放大后峰峰值 己超過2v.采用地是2sc3555地晶體管，通過改變基極對地地可調(diào)電阻可以使 三極管工作在線性放大區(qū)，又由于在發(fā)射極加對地電阻引入直流負(fù)反饋從而穩(wěn) 定q點(diǎn).因?yàn)閍vf-rjre所以我們?nèi)?amp; =1kq,心=0.2kq.所輸出電壓地幅度己達(dá)到要求.同時在后級還加入了射級跟隨器，減小后級負(fù)載地大小對 前級放大倍數(shù)地影響.在電源部分引入了電感和電容組成地兀型網(wǎng)絡(luò)何以消除 寄生振蕩.圖520寬帶放人和低通濾波第6章結(jié)束語信號發(fā)牛器是科硏及工程實(shí)踐中最重要地儀器之一，以往多使用硬件組成, 隨著信息技術(shù)高速發(fā)展，集成電路地大規(guī)模使用,電子系統(tǒng)己經(jīng)進(jìn)入了一個高 速發(fā)展地全新時段.特別是eda技術(shù)地日趨成熟地今天，通過計(jì)算機(jī)輔助設(shè)計(jì), 可以很好地完成電子設(shè)計(jì)地自動化.在設(shè)計(jì)過程中，可根據(jù)需要隨時改變器件 地內(nèi)部邏輯功能和管腳地信號方式,eda技術(shù)借助于大規(guī)模集成地 fpga/cpld和高效地設(shè)計(jì)軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)地設(shè)計(jì)實(shí)行 多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義地靈活性，大大減輕了電路圖設(shè)計(jì) 和電路板設(shè)計(jì)地工作量及難度，同時，這種基于可編程芯片地設(shè)計(jì)大大減少了 系統(tǒng)芯片地?cái)?shù)量，縮小了系統(tǒng)地體積，提高了系