數(shù)字電路第七章答案

1、第七章 可編程邏輯器件PLD第一節(jié) 基本內(nèi)容一、基本知識點（一）可編程邏輯器件PLD基本結構可編程邏輯器件PLD是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了只讀存儲器ROM、可編程只讀存儲器PROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL和可擦寫編程邏輯器件EPLD等多個品種，它們的組成和工作原理基本相似。PLD的基本結構由與陣列和或陣列構成。與陣列用來產(chǎn)生有關與項，或陣列把所有與項構成“與或”形式的邏輯函數(shù)。在數(shù)字電路中，任何組合邏輯函數(shù)均可表示為與或表達式，因而用“與門或門”兩級電路可實現(xiàn)任何組合電路，又因為任何時序電路是由組合電路加上存儲元件（觸發(fā)器）構成的，因而

2、PLD的“與或”結構對實現(xiàn)數(shù)字電路具有普遍意義。在PLD中，輸入電路中為了適應各種輸入情況，每一個輸入信號都配有一緩沖電路，使其具有足夠的驅動能力，同時產(chǎn)生原變量和反變量輸出，為與門陣列提供互補信號輸入。輸出電路的輸出方式有多種，可以由或陣列直接輸出，構成組合方式輸出，也可以通過寄存器輸出，構成時序方式輸出。輸出既可以是低電平有效，也可以是高電平有效；既可以直接接外部電路，也可以反饋到輸入與陣列，由此可見PLD的輸出電路根據(jù)不同的可編程邏輯器件有所不同。（二）可編程邏輯器件分類1.按編程部位分類PLD有著大致相同的基本結構，根據(jù)與陣列和或陣列是否可編程，分為三種基本類型：（1）與陣列固定，或陣

3、列可編程（2）與或陣列均可編程（3）與陣列可編程，或陣列固定歸納上述PLD的結構特點，列于表7-1。 表7-1 各種PLD的結構特點 類 型陣列輸出方式與或PROMPLAPALGAL固定可編程可編程可編程可編程可編程固定固定TS,OCTS,OC,H,LTS,I/O,寄存器用戶定義2.按編程方式分類（1） 掩膜編程（2） 熔絲與反熔絲編程（3）紫外線擦除、電可編程（4）電擦除、電可編程 （5）在系統(tǒng)編程（Isp）（三）高密度可編程邏輯器件HDPLD通常衡量可編程邏輯器件芯片的密度是以芯片能容納等效邏輯門的數(shù)量，一般是以2000為界限，即芯片容納等效邏輯門小于2000門，稱它為低密度可編程邏輯器件

4、或簡單的可編程邏輯器件（SPLD），若大于2000等效邏輯門，稱為高密度可編程邏輯器件（HDPLD）。在前面按編程部位分類可編程邏輯器件中提及的通用陣列邏輯（GAL）的等效邏輯門一般不超過2000門，習慣上稱其為低密度可編程邏輯器件。通用陣列邏輯GAL是在PAL基礎上發(fā)展起來的一種具有較高可靠性和靈活性的新型可編程邏輯器件，它采用E2CMOS工藝和靈活的輸出結構，能將數(shù)片中小規(guī)模集成電路集成在芯片內(nèi)部，并具有電擦寫反復編程的特性。在基本陣列結構上仍是與陣列可編程，或陣列固定的結構。GAL在輸出結構配置了8個可以任意組態(tài)的輸出邏輯宏單元OLMC（Output Logic Macro Cell），

5、適當?shù)貫檩敵鲞壿嫼陠卧M行編程組態(tài)，GAL就可以在功能上代替編程陣列邏輯PAL。輸出邏輯宏單元OLMC 由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成。高密度可編程邏輯器件HDPLD（High Density Programmable Logic Device）從芯片密度上有了很大的改進，單片芯片內(nèi)可以集成成千上萬個等效邏輯門，因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路系統(tǒng)成為可能。HDPLD器件在結構上仍延續(xù)GAL的結構原理，因而還是電擦寫、電編程的EPLD器件。（四）現(xiàn)場可編程邏輯器件FPGA可編程邏輯器件基本組成是與陣列、或陣列和輸出電路。對這些基本組成

6、電路進行編程就可以實現(xiàn)任何積之和的邏輯函數(shù)，再加上觸發(fā)器則可實現(xiàn)時序電路?，F(xiàn)場可編程門陣列的編程單元是基于靜態(tài)存儲器（SRAM）結構，不像PLD那樣受結構的限制，它可以靠門與門的連接來實現(xiàn)任何復雜的邏輯電路，更適合實現(xiàn)多級邏輯功能?，F(xiàn)場可編程門陣列FPGA與HDPLD相比較特點如下：（1）FPGA的編程單元是基于SRAM結構，可以無限次編程，它為易失性元件，掉電后芯片內(nèi)信息丟失。通電之后，要為FPGA重新配置邏輯。（2）FPGA中實現(xiàn)邏輯功能的CLB比HDPLD實現(xiàn)邏輯功能的OLMC規(guī)模小，制作一個OLMC的面積可以制作多個CLB，因而FPGA內(nèi)的觸發(fā)器要多于HDPLD的觸發(fā)器， 使得FPGA

7、在實現(xiàn)時序電路時要強于HDPLD。（3）HDPLD的信號匯總于編程內(nèi)連矩陣，然后分配到各個宏單元，因此信號通路固定，系統(tǒng)速度可以預測。而FPGA的內(nèi)連線是分布在CLB周圍，而且編程的種類和編程點很多，使得布線相當靈活。（4）由于FPGA的CLB規(guī)模小，可分為兩個獨立的電路，又有豐富的連線，所以系統(tǒng)綜合時可進行充分的優(yōu)化，以達到邏輯最高的利用。（五）隨機存取存儲器RAM隨機存取是指可以隨時將數(shù)據(jù)存入(稱寫入), 和取出（稱讀出）。隨機存儲器(RAM)的主要指標是存儲器容量和存取時間（周期）。存儲容量表示一片RAM存儲數(shù)據(jù)的能力。存放一個二進制數(shù)碼需要一個存儲單元，所以存儲容量常用存儲單元的總數(shù)（

8、bit）來表示。存取時間表示從存儲器中開始存取第一個字到能夠存取第二個字為止所需的時間，或稱為存取周期。存取時間越短，表示存儲器的存取速度越高。RAM的基本結構可以分為三個部分：存儲矩陣，地址譯碼器及讀寫控制電路。存儲矩陣是用來存儲要存放的代碼，矩陣中每個存儲單元都用一個二進制碼給以編號，以便查詢此單元。譯碼器可以將輸入地址譯為電平信號，以選中存儲矩陣中的相應的單元。存儲器根據(jù)工作原理的不同可分為靜態(tài)RAM和動態(tài)RAM兩大類。（1）靜態(tài)RAM 靜態(tài)RAM是在觸發(fā)器的基礎上附加控制線或門控制管構成的，它們是靠電路狀態(tài)來存儲數(shù)據(jù)。根據(jù)使用的器件不同，靜態(tài)存儲單元又分為MOS型和雙極型兩種。（2）動

9、態(tài)RAM 動態(tài)RAM是利用MOS管柵級電容能夠存儲電荷的原理制成的。電路結構比較簡單，但由于柵極電容的容量很小，而漏電流不可能為零，所以電荷的存儲時間有限。為了及時補充泄露掉的電荷以避免存儲信號丟失，必須定時給柵極電容補充電荷。通常把這種操作叫做刷新或再生。因此，工作時必須輔以比較復雜的刷新電路。二、重點1.可編程邏輯器件PLD的基本結構與工作原理基于任何組合邏輯函數(shù)均可化為與或式,從而實現(xiàn)與門或門兩級電路實現(xiàn)，而任何時序電路又都是由組合電路加上存儲元件（觸發(fā)器）構成。2.可編程邏輯器件PLD按編程部位分類、編程方法分類的基本概念及其特征。3.多次可擦寫的可編程邏輯器件PLD主要基于浮柵技術，

10、這種編程方法是一只多晶硅浮柵浮于控制柵和襯底之間的半導體中。當控制柵上的電壓加大時，產(chǎn)生很強的電場，足以使電子獲得能量穿過半導體進入浮柵住留。這樣MOS管因為浮柵上存儲負電荷作用使開啟電壓改變，從而達到邏輯編程“0”和“1”的目的。4.單片可編程邏輯器件容量總是有限的，所以在設計時，應考慮利用多片PLD，按一定方法連接以擴展其容量。（1）字長擴展字長又稱為數(shù)據(jù)位數(shù)，對字長的擴展即是地址的位數(shù)保持不變，而對數(shù)據(jù)位增加。（2）字擴展字又稱為地址位數(shù)，對字的擴展即是數(shù)據(jù)的位數(shù)保持不變，而對地址位增加。在實際應用中，往往需要同時進行地址擴展和數(shù)據(jù)擴展，例如存儲器總容量為16KX16bit，用2KX8b

11、it芯片構成存儲器時，必須同時進行地址擴展和數(shù)據(jù)擴展，用16片2KX8bit的芯片，依據(jù)一定的連接方式連接，便可得到總容量為16KX16bit=256Kbit的存儲器。5.可編程邏輯陣列PLA電路的分析方法：（1） 根據(jù)題意或者電路圖，寫出邏輯與-或表達式；（2） 若時序電路，則寫出激勵、驅動和輸出方程；（3） 寫出真值表或者狀態(tài)圖；（4） 根據(jù)真值表或者狀態(tài)圖分析其工作原理。6.可編程陣列邏輯PAL和通用陣列邏輯GAL的基本組成和PAL的各種組態(tài)、GAL的輸出宏單元各種組態(tài)及其特點。7.高密度可編程邏輯器件HDPLD的基本組成和其工作原理。8.現(xiàn)場可編程門陣列FPGA工作原理是靠門與門的連接

12、實現(xiàn)任何復雜的邏輯電路，較適于多級邏輯設計。重點在于掌握工作原理及其特點。9. 可編程邏輯器件設計實質上是設計專用集成電路ASIC，整個設計過程必須伴隨著電子設計自動化（EDA）軟件平臺。本教材第二篇指導讀者利用Foundation軟件設計平臺設計高密度PLD器件，完成可編程邏輯器件的設計。三、難點1.可編程邏輯器件的不同分類方法及其各種基本概念。2.PLA電路的設計方法：（1） 根據(jù)題意寫出真值表或者狀態(tài)圖；（2） 選擇觸發(fā)器；（3） 寫出驅動、激勵和輸出方程；（4） 畫出PLA電路圖。3.現(xiàn)場可編程門陣列FPGA中的可配置邏輯塊CLB不僅可以完成組合邏輯、時序邏輯電路的功能，而且還可以作為

13、RAM使用。當作為RAM使用時，不僅可以配置成電平觸發(fā)的16位雙口或32位單口RAM，而且還可以配置成邊沿觸發(fā)的16位雙口或32位單口RAM。第二節(jié) 典型題解例7-1 試用SD805 32×8bitPROM構成容量為32×32bit的PROM。解：此題為擴展存儲器的數(shù)據(jù)位（字長），方法比較簡單。在驅動器的負載能力允許之內(nèi)，將每個存儲器地址輸入端對應連接，且允許輸入端S接在一起既可。采用四片SD805PROM構成32×32bit的PROM，其電路連接圖如圖7-1所示，因為每片SD805輸出8位，其中SD805-（1）輸出07位（32位中的低8位），SD805-（4）

14、輸出2431位（32位中的高8位）。Y1 Y2 . Y8 S SD805(4) A0 A1 A2 A3 A424 . 31Y1 Y2 . Y8 S SD805(2) A0 A1 A2 A3 A48 . 15Y1 Y2 . Y8 S SD805(3) A0 A1 A2 A3 A415 .23Y1 Y2 . Y8 S SD805(1) A0 A1 A2 A3 A40 . 7 輸出32位數(shù)據(jù)S A B C D E地址輸入圖7-1數(shù)據(jù)擴展(擴展成32×32bitPROM)連接圖例7-2 試用SD805 32×8bit PROM構成容量為512×8bit PROM。解：此題

15、為擴大存儲器的地址（字數(shù)），一個SD805 容量是32字×8位，可利用允許輸入來擴展字數(shù)，即每片一個字組，通過外加譯碼器T1154來分別選中每一片，也就將該字組的32個字選中，這樣SD805 本來只有五位地址輸入，可選中32個字，現(xiàn)采用16片SD805與一片譯碼器T1154，經(jīng)擴展成九位地址輸入后，可選中512個字，其電路連接圖如圖7-2所示。九位地址碼ABCDEFGHI中，I為最高位，A為最低位。當T1154譯碼器輸入FGHI=0000時，Y0輸出有效，選中SD805-（1），決定031字，當FGHI=1000時，選中SD805-（2），決定3263字.，其余類推。當FDHI=11

16、11時，選中SD805-（16），即決定479511字。Y1Y2Y3Y4Y5Y6Y7Y8S SD805-（1）A0 A1 A2 A3 A4Y1Y2Y3Y4Y5Y6Y7Y8S SD805-（2）A0 A1 A2 A3 A4Y1Y2Y3Y4Y5Y6Y7Y8S SD805-（16）A0 A1 A2 A3 A41 2 3 4 5 6 7 8Y0Y1 Y15T1154A0 A1 A2 A3 SA A B C D EF G H I S 地址輸入圖7-2 擴大存儲器地址連接圖例7-3 試用SD805 32×8bit PROM構成容量為128×2 bit PROM。解：此題是增加地址（字數(shù)

17、）、減少位數(shù)?？捎靡黄琒D805外加雙4選1數(shù)據(jù)選擇器T1153來實現(xiàn)。因為SD805容量為32字×8位，即有32×8=256個存儲單元，正好滿足128字×2位ROM的容量，電路連接圖如圖7-3所示。通過七位地址輸入端ABCDEFG對128尋址，其中A是最低位，G是最高位，字選地址表如表7-2所示。例7-4 有兩個兩位二進制數(shù), 它們都是正整數(shù), 試用ROM實現(xiàn)對這兩個數(shù)的乘法運算。解：此例是利用ROM實現(xiàn)組合邏輯電路的設計問題。依照所要求的電路功能，可按兩個2位二進制數(shù)的乘法運算列出真值表。在用ROM實現(xiàn)電路時，可用輸入信號取值組成的代碼作為地址代碼構成地址譯碼

18、器，其輸出即是存儲器的字線，譯碼器的結構用與陣列表示。對應于輸入取值經(jīng)乘法運算后所得的二進制數(shù)，作為一個字的信息存儲在相應字線指示的存儲單元中。每1位二進制數(shù)對應一條位線，各條位線的函數(shù)關系用或陣列表示，位線通過輸出電路輸出。依照題意，分別設這兩個二進制數(shù)是A1A0和B1B0，設輸出函數(shù)F，因為輸出函數(shù)F是十進制數(shù)9，所以應該用四位二進制數(shù)表示輸出函數(shù)F。列出電路真值表如表7-3所示，利用ROM實現(xiàn)的乘法器的與或陣列圖如圖7-4所示。表7-2 字選地址表AB地址0 01 00 11 1C D E F GY1 Y5Y2 Y6Y3 Y7Y4 Y80 0 0 0 01 0 0 0 01 1 1 1

19、1W1W5W125W2W6W126W3W7W127W4W8W12801230123T1153ENEN1W2W輸出2 位G0103MUXY1Y2Y3Y4Y5Y6Y7Y8S SD805A0 A1 A2 A3 A4S C D E F G B A 圖7-3 用SD805實現(xiàn)128×2位ROM表7-3 例7-4電路真值表A1A0B1B0F3F2F1F0000000000001000000100000001100000100000001010001011000100111001110000000100100101010010010110110110000001101001111100110111

20、11001B0B0B1B1A0A0A1A1或陣列與陣列F0F1F2F3圖7-4 例7-4陣列圖例7-5 芯片CT4161功能和PROM組成圖7-5所示電路。要求：（1）分析CT4161功能，說明電路的計數(shù)長度。（2）分析W、X、Y、Z的函數(shù)表達式。（3）在CP作用下，分析W、X、Y、Z端順序輸出的8421BCD碼的狀態(tài)，并說明電路的功能。解：（1） CT4161是同步16進制計數(shù)器，QD、QC、QB、QA狀態(tài)由0000，0001到1111，ABCD或陣列與陣列WXYZ“1”S1 S2 QA QB QC QDLD CT4161 QCCCLR A B C DCP´´´

21、´´´´´´´´´´´´´´´´´´´´´´´´´圖7-5 例7-5陣列邏輯圖再重復。 （2） W、X、Y、Z的函數(shù)表達式為： W = m（5，11，12，14） X = m（2，4，7，8，10，13） Y = m（0，6，7，9，13，15） Z = m（0，1，3，4，5，8，9，10，12，13，14，15） （3）WXYZ端順序輸出為31

22、41592653589793的8421BCD碼。因此該電路是一個能產(chǎn)生16位的函數(shù)發(fā)生器。例7-6 用EPROM設計一個字符發(fā)生器。解：字符發(fā)生器是顯示器中常用的邏輯部件。它將各種字母、數(shù)字及符號預先存儲在ROM中，只要給出適當?shù)刂反a，就能將這些字符讀出來，并驅動顯示器顯示這些字符。圖7-6給出了用7×5字符發(fā)生器存儲字符“E”的原理。圖中存儲體有七行五列，構成7×5點陣。根據(jù)字符的形狀可在存儲單元中存入1或0，然后順序地給出地址碼，就可以讀出各行的內(nèi)容，每讀一行，原來存儲“1”的地方出現(xiàn)光點，全部光點就組成一個字符。地址譯碼器A2A1A0F4 F3 F2 F1 F0圖7-

23、6 7×5“E”字符發(fā)生器××××××××××××××××××例7-7 試設計產(chǎn)生圖7-7所示四路周期信號的邏輯電路（采用ROM設計電路）。t1115012345678910121314 0t0CPt0Y0t0Y1t0Y2t0Y30 00 00 00 11 00 00 00 0圖7-7 四路周期信號解：由圖7-7看出，要求產(chǎn)生的四路信號是周期為16的四組同步序列，如表7-4所示。用一個模16同步加法計數(shù)器產(chǎn)

24、生四位地址，計數(shù)器狀態(tài)由狀態(tài)015循環(huán)轉換，每個狀態(tài)便給出一組四位地址。隨著計數(shù)器狀態(tài)的循環(huán)轉換，地址循環(huán)選通，從ROM輸出端就得到四組同步序列。為了使四組同步序列符合真值表7-4，必須依據(jù)序列要求給ROM正確編程，為此，由表7-4得Y3 = W1 + W2 + W5 + W6 + W9 + W10 + W13 + W14Y2 = W2 + W3 + W4 + W5 + W10 + W11 + W12 + W13Y1 = W4 + W5 + W6 + W7 + W8 + W9 + W10 + W11Y0 = W8 + W9 + W10 + W11 + W12 + W13 + W14 + W15

25、 表7-4 例7-7真值表計數(shù)器狀態(tài)字線序列輸出Q3 Q2 Q1 Q0WY3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1W0W1W2W3W4W5W6W7W8W9W10W11W12W13W14W150 0 0 01 0 0 01 1 0 00 1 0 00 1 1 01 1 1 01 0 1 00 0 1 00 0 1 11 0 1 11 1 1 10 1 1 10 1 0 11 1 0 11 0 0

26、 10 0 0 1上式很容易用二極管或多發(fā)射極晶體管構成的存儲矩陣予以實現(xiàn)，所以用一片中規(guī)模四位二進制計數(shù)器和一個16字×4位ROM就可以實現(xiàn)題意功能，邏輯框圖如圖7-8所示。 模16計數(shù)器 地址譯碼器16×4 矩陣CPW0W15Y3Y2Y1Y0圖7-8 例7-7邏輯框圖例7-8 用PLA設計一個四位自然二進制碼格雷碼的轉換電路。解：四位自然二進制碼與格雷碼之間的轉換關系如表7-5所示，這是一個多輸出函數(shù)的問題。對表7-5中的真值表所示的函數(shù)進行簡化，得到：G3 = B3G2 = B2B3 + B2 B3G1 = B1B2 + B1 B2G0 = B0B1 + B0 B1與

27、陣列G3G2G1G0B3B3B2B2B1B1B0B0或陣列由上面邏輯函數(shù)表達式看出，它們包含七個“與”項，即B3，B2B3，B2B3，B1B2，B1B2，B0B1，B0B1用PLA實現(xiàn)上述函數(shù)時，其陣列圖如圖7-9所示。表7-5 8421碼和格雷碼對照真值表B3 B2 B1 B0 G3 G2 G1 G00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00

28、 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0××××××××××××××××××××× 圖7-9 例7-8PLA陣列圖例7-9 PLA和D觸發(fā)器組成的同步時序電路如圖7-10所示。要求：（1）寫出電路的驅動方程、輸出方程。（2）分析電路功能，畫出電路的狀態(tài)轉換圖。解：（1） 根據(jù)P

29、LA與或陣列的輸入/輸出關系，可直接得到各觸發(fā)器的激勵方程及輸出方程：D0 = Q0 + Q1Q0 D1 = Q1Q0 + Q1Q0D2 = Q0 Q2+ Q2Q0QCC = Q0 Q1Q2+ Q0 Q1 Q2D Q0 Q0D Q1 Q1D Q2 Q2QCCCP 圖7-10 例7-9 PLA同步時序電路×××××××××××××××××××××××（2）先設定電路的狀

30、態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，可列出表7-6所示的電路狀態(tài)轉換表，并畫出圖7-11所示的電路狀態(tài)轉換圖。該電路是能夠自啟動的同步六進制計數(shù)器。表7-6 例7-9 電路狀態(tài)轉換表Q2 Q1 Q0D2 D1 D0Q2n+1 Q1n+1 Q0n+1QCC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 01 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 010000010100/0Q2Q1Q0001/0011/0010/0101000111110/0/0/1/

31、1圖7-11 例7-9電路狀態(tài)轉換圖例7-10 試用PLA和D觸發(fā)器設計一個時序邏輯電路，電路的狀態(tài)轉換圖如圖7-12所示。當輸入控制變量C=0時，狀態(tài)變化按順時針方向，當C=1時，狀態(tài)變化方向按逆時針方向。QCC為電路的進位位。（1）寫出電路的驅動方程D0、D1、D2和輸出方程QCC。0/01/10000/01/00100/01/01101/00/01011/00/01111/00/00111/00/00011/00/1C=1C=0Q2Q1Q0圖7-12 例7-10狀態(tài)轉換圖100001C/QCC（2）畫出相應的電路圖。解：（1）按同步可控計數(shù)器的設計方法，可得圖7-13所示的Qn+1卡諾圖

32、。Q1Q0CQ20001111000 01 11 10Q2n+1Q1Q0CQ20001111000 01 11 10Q1n+1Q1Q0CQ20001111000 01 11 10Q0n+10 0 0 11 1 0 11 1 1 00 0 1 01 0 0 10 1 1 01 0 0 10 1 1 00 0 1 01 1 1 00 0 1 01 1 1 0 圖7-13 例7-10Q2n+1、Q1n+1、Q0n+1、卡諾圖D Q0 C D Q1 C D Q2C CPQCCCCQ2Q2Q1Q1Q0Q0Q0Q1Q2×××××××&#

33、215;×××××××××××××××××××××××××××××××××××××××× 圖7-14 例7-10PLA陣列圖按卡諾圖合并規(guī)則，可得各觸發(fā)器的驅動方程，即有D0 = Q1Q0 + CQ2

34、Q1 + CQ2Q1D1 = CQ2Q0 + CQ2Q0 + CQ2Q0+ CQ2Q0D2 = Q2Q1 + CQ1Q0 + CQ1Q0電路的輸出方程QCC為QCC = CQ2 Q1Q0 + CQ2Q1 Q0 （2）用PLA和D觸發(fā)器設計的電路圖如圖7-14所示。例7-11 用PLA和D觸發(fā)器設計8421BCD碼轉換七段字形譯碼器。解：七段字形如圖7-15（a）所示，七段筆劃形狀與數(shù)字的關系示于圖7-15（b），根據(jù)圖7-15作真值表如表7-7所示。其中“1”為該亮的字段，“0”表示不該亮的字段。再按多輸出函數(shù)的簡化方法，先在每個卡諾圖上按單輸出函數(shù)進行簡化，然后再在7個函數(shù)的卡諾圖上找出公共

35、項，見圖7-16所示。 af b ge c d（a） 圖7-15 七段字形圖與數(shù)字關系 af b e c d b c a b ge d a b g c d f b g c af b g c d af b ge c d a b c af ge c d af g c d（b）表7-7 8421BCD碼對應七段譯碼器真值表B8 B4 B2 B1a b c d e f g0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1

36、0 0 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 0 1 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 通過卡諾圖簡化后得到邏輯表達式如下：a = B8 + B4B1 + B2B1 + B4B2B1 + B4B2B1B8B4B2B10001111000 01 11 10aB8B4B2B10001111000 01 11 10bB8B4B2B10001111000 01 11 10c1 0 10 1 11 1 1 1 1 1 11 0 11 1 1

37、0 1 1 11 1 11 1 0 1 B8B4B2B10001111000 01 11 10dB8B4B2B10001111000 01 11 10eB8B4B2B10001111000 01 11 10f1 0 10 1 11 0 1 1 1 0 10 0 00 0 1 1 1 1 10 1 10 0 0 1 B8B4B2B10001111000 01 11 10gb = B4B1 + B2B1 + B2B1 + B4B1c = B2B1 + B2B1 + B4B1 + B4B2B1 + B4B2B1 圖7-16 例7-10 a、b、c、d、e、f、g卡諾圖B8B4B2B100011110

38、00 01 11 10eB8B4B2B10001111000 01 11 10fB8B4B2B10001111000 01 11 10g1 0 10 1 11 1 1 1 1 1 11 0 11 1 1 0 1 1 11 1 11 1 0 1 B8B4B2B10001111000 01 11 10aB8B4B2B10001111000 01 11 10bB8B4B2B10001111000 01 11 10c1 0 10 1 11 0 1 1 1 0 10 0 00 0 1 1 1 1 10 1 10 0 0 1 B8B4B2B10001111000 01 11 10d0 1 10 1 11

39、0 1 1 P0 P1 P2 P3 P4 P5 P6 P7 P8與陣列abcdefgB8B8B4B4B2B2B1B1或陣列 圖7-17 例7-11陣列邏輯圖×××××××××××××××××××××××××××××××××××××

40、××××××××××0 1 10 1 11 0 1 1 d = B4B2 + B4B1 + B4B2B1 + B4B2B1 + B8e = B4B1 + B4B2B1 f = B8 + B2B1 + B4B2B1 + B4B2B1g = B8 + B4B2 + B4B2 + B4B2B1 這些表達式中總共有九個與項，即P0 = B8；P1 = B4B1；P2 = B2B13 = B4B2B1；P4 = B4B2B1；P5 = B2B1P6 = B4B1；P7 = B4B2；P8 = B4B2由各

41、個與項構成的函數(shù)為：a = P0 +P1 + P2 + P3 + P4b = P1 + P2 + P5 + P6c = P2 + P3 + P4 + P5 + P6 d = P1 + P3 + P4 + P7 + P0e = P1 + P4 f = P0 +P3 + P4 + P5 g = P0 +P4 + P7 + P8 12345678910 CP RESET20191817161514131211D QD QD QD QAND ORGATEARRAYQ1Q2Q3OC圖7-18（a） PAL16R4實現(xiàn)循環(huán)碼計數(shù)器的引腳分配圖根據(jù)上述邏輯函數(shù)和各個與項構成的陣列邏輯圖示于圖7-17。例7-

42、12 用PAL器件設計一個3位循環(huán)碼計數(shù)器，狀態(tài)表如表7-8所示。RESET復位信號可使該計數(shù)器初始化為Q3Q2Q1=000狀態(tài)。OC是使能控制信號。解：（1）選擇PAL器件：3位循環(huán)碼計數(shù)器有3個狀態(tài)變量Q3Q2Q1輸出，根據(jù)題意該計數(shù)器只有一個輸入復位信號RESET。顯然，可采用帶有寄存器輸出的PAL16R4芯片進行設計。PAL16R4引腳及引腳分配如圖7-18（a）所示。（2）電路狀態(tài)方程：由狀態(tài)表可得狀態(tài)方程Q3n+1 = RQ3n Q1n + RQ2nQ1nQ2n+1 = RQ2n Q1n + RQ3nQ1nQ1n+1 = RQ3n Q1n + RQ2nQ1n（3） 按照圖7-18（

43、b）對PAL16R4編程，即可實現(xiàn)該循環(huán)碼計數(shù)器。本例中若用中、小規(guī)模通用器件設計，則至少要使用1片74175和2片7400，這里一片PAL16R4就代替了若干片SSI、MSI集成器件，顯然是一種較理想的實施方案。表7-8 3位循環(huán)碼計數(shù)器狀態(tài)表CPR（RESET）Q 3n Q 2n Q1 nQ 3n+1 Q 2n+1 Q1 n+100 0 00 0 100 0 10 1 100 1 10 1 000 1 01 1 001 1 01 1 101 1 11 0 101 0 11 0 001 0 00 0 01 0 0 0例7-13 用一片GAL16V8，實現(xiàn)圖7-19（a）組合邏輯電路。解：該電路包括6個基本邏輯門，它們是：或非門、或門、與非門、與門、異或門和同或門。邏輯方程是：F1 = A1·B1F2 = A2 + B2F3 = A3 + B3 F4 = A4·B4F5 = A5B5F6 = A6B6實現(xiàn)這些邏輯方程共需12個輸入端和6個輸出端，因此可將GAL16V8的6個邏輯宏單元OLMC組態(tài)為專用組合輸出結構，引腳13、14、15、16、17和18分別為輸出端F6、F5、F4、F3、F2和F1；考慮到待實現(xiàn)的電路為12輸入的組合函數(shù)，故除了用專門的輸入端2、3、23RESET45678