北華航天工業(yè)學(xué)院試題紙

1、華北航天工業(yè)學(xué)院試題課程名稱：可編程器件 EDA技術(shù)與實(shí)踐試卷種類：期末考試（A）卷，共5頁班級：姓名：學(xué)號：成績：一二三四五一、填空題（20分）1 .基于可編程器件 EDA技術(shù)主要包括四大要素，分別為大規(guī)?？删幊唐骷⒂布枋稣Z言、軟件開發(fā)系統(tǒng)、實(shí)驗(yàn)開發(fā)系統(tǒng) 。2,可編程器件分為PLD 和 PAC。3. CPLD的基本結(jié)構(gòu)看成由 可編程邏輯宏單元、可編程I/O控制模塊 和可編程內(nèi)部連 線等三部分組成。4. FPGA由可編程邏輯塊（CLB）、 可編程互連單元（I/O）和可編程互連三種可編程電路和一 個SRAM結(jié)構(gòu)的配置存儲單元組成。5. CPLD中的邏輯單元是大單元，適合 邏輯型系統(tǒng) 系統(tǒng);F

2、PGA的邏輯單元是小單元， 適合數(shù)據(jù)型系統(tǒng)系統(tǒng)。6. 根據(jù)數(shù)字系統(tǒng)的功能定義，可將整個系統(tǒng)劃分為兩個子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng) 和控制子系統(tǒng)。7. MAX +PLUSII支持的設(shè)計(jì)輸入方法有圖形輸入， 波形輸入， 文本輸入。8. 圖形文件的擴(kuò)展名是 GDF ,仿真通道文件的擴(kuò)展名是SCF 、波形文件的擴(kuò)展名是 WDF ,使用VHDL語言，文本設(shè)計(jì)文件的擴(kuò)展名是.VHD 。三、簡答題20分（每題5分）1 .設(shè)計(jì)時怎樣選擇 CPLD和FPGA芯片？從以下幾個方面進(jìn)行選擇：1 .邏輯單元CPLD中的邏輯單元是大單元，通常其變量數(shù)約2028個。FPGA邏輯單元是小單元，其輸入變量數(shù)通常只有幾個，2 .內(nèi)部

3、互連資源與連線結(jié)構(gòu)FPGA單元小、互連關(guān)系復(fù)雜，所以使用的互連方式較多。 CPLD不采用分段互連方式， 它使 用的是集總總線。3 .編程工藝CPLD屬于只讀（ROM）型編程，可以反復(fù)編程，但它們一經(jīng)編程，片內(nèi)邏輯就被固定，如果數(shù)據(jù)改變就要進(jìn)行重新擦寫。FPGA芯片采用RAM型編程，功耗低，但掉電后信息不能保存，必須與存儲器聯(lián)用。每次上電時須先對芯片配置，然后方可使用。4 .規(guī)模邏輯電路在中小規(guī)模范圍內(nèi)，選用CPLD價格較便宜，能直接用于系統(tǒng)。對于大規(guī)模的邏輯設(shè)計(jì)，則多采用FPGA.5 . FPGA和CPLD封裝形式的選擇FPGA和CPLD器件的封裝形式很多。同一型號的器件可以多種不同的封裝。2

4、 .說明用原理圖輸入方法設(shè)計(jì)電路的詳細(xì)流程。答：MAX+PLUS n的設(shè)計(jì)過程包括設(shè)計(jì)項(xiàng)目的建立與設(shè)計(jì)的輸入、設(shè)計(jì)編譯、設(shè)計(jì)校驗(yàn)（仿真和定時分析）、器件編程四個步驟。設(shè)計(jì)輸入：可以采用原理圖輸入、HDL語言描述、及波形輸入等幾種方式。設(shè)計(jì)編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時信息文件及編程文件，供分析仿真和編程使用。設(shè)計(jì)校驗(yàn)（項(xiàng)目仿真）：包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。器件編程與驗(yàn)證：用經(jīng)過仿真確認(rèn)后的編程文

5、件通過編程器（ Programmer）將設(shè)計(jì)下載到實(shí) 際芯片中，最后測試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。在設(shè)計(jì)過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計(jì)輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。3 .說明端口模式INOUT和BUFFER有何異同點(diǎn)。答：INOUT :雙向端口； BUFFER :輸出并向內(nèi)部反饋。4 .簡述元件例化語句的作用，組成及格式。答：把已經(jīng)設(shè)計(jì)好的設(shè)計(jì)實(shí)體稱為一個元件或一個模塊，它可以被高層次的設(shè)計(jì)引用。引用時就 會用到元件聲明和元件例化語句。二者缺一不可。1）元件聲明COMPONENT元件實(shí)體名PORT （元件端口信息）；END COMPONENT ;2）元件例化例化名：元件

6、名PORT MAP （端口列表）三、判斷下列程序是否有錯誤，如有則指出錯誤所在，并給出完整程序。（10分）（10 分）程序1 :library ieee;use ieee.std_logic_1164.all;ENTITY mux21 isport（a, b, sel： in std_logic;y:out std_logic ;）;end mux21;architecture one of mux21 isBEGINPROCESS （SEL, a, b）IF sel='0' THEN y<=a ;ELSE y<=b ;End if;End process;End

7、ONE ;程序2:signal A,EN: std_logic;process(A,EN)variable B: std_logic;beginif EN=1 then B:=A;end if;end process;四、解釋程序(30分)要求：1 .解釋帶有下劃線的語句。2 .畫出該程序的原理圖符號。3 .說明該程序邏輯功能。Library ieee;定義元件庫Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all; _Entity up_down is實(shí)體說明Port(clk,rst,en,up:in std_logic;Su

8、m:out std_logic_vector(2 downto 0);Cout:out std_logic);End up_down;Architecture a of up_down is結(jié)構(gòu)體說明Signal count: std_logic_vector(2 downto 0); BeginProcess(clk,rst) 進(jìn)程，敏感信號為 clk rstBeginIf rst= ' 0' thenCount<=(others=>，0，); 異步清零Elsif rising_edge(clk) then上升沿If en=，1，then計(jì)數(shù)控制端 EN=1Cas

9、e up isWhen '1，=> coun t<=count+1; UP=1 加法計(jì)數(shù)When others =>count<=count-1; UP=0 減法計(jì)數(shù)End case;End if;End if;End process;Sum<=count;Cout <= ' 1' when en= ' 1 ' and (up= ' 1 ' and count=7) or (up= ' 0' andcount=0) else '0，；進(jìn)位信號End a;異步清零，同步計(jì)數(shù)的三位二

10、進(jìn)制可逆計(jì)數(shù)器 五、編程序（20分）1.已知電路原理圖如下，請用 VHDL語言編寫其程序library ieee;use ieee.std_logic_1164.all;ENTITY mux21 isport(a,b,s:in bit;y:out bit);end mux21;architecture one of mux21 issingle d,e:bit;begind<=a and (not)s;e<=b and s;y<=d or e;end one;2.用元件例化語句設(shè)計(jì)如圖所示電路。元件為2輸入與非門。LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY yf4 ISPORT( A,B,C,D: IN std_logic;Z: OUT std_logic);END yf4;ARCHITECTURE a OF yf4 ISCOMPONENT yf2PORT (A1,B1: IN std_logic;C