第二章可編程邏輯器件結(jié)構(gòu)

1、第2章 可編程邏輯器件結(jié)構(gòu)原理一、從一、從TTLTTL到可編程邏輯到可編程邏輯1 1、采用、采用TTLTTL邏輯進(jìn)行數(shù)字設(shè)計邏輯進(jìn)行數(shù)字設(shè)計設(shè)計一個設(shè)計一個4 4人表決器，如果有人表決器，如果有2 2人或以上同意，則人或以上同意，則表決通過。表決通過。真值表真值表卡諾圖卡諾圖一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)1 1）邏輯表達(dá)式邏輯表達(dá)式電路結(jié)構(gòu)電路結(jié)構(gòu)F=AB+CD+BD+AD+BC+ACF=ABCDBDADBCAC一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)2 2）總結(jié)：總結(jié)： 任何組合邏輯函數(shù)都可以化為任何組合邏輯函數(shù)都可以化為“與與- -或或”表達(dá)式，表

2、達(dá)式，即任何組合邏輯電路都可以用即任何組合邏輯電路都可以用與門與門- -或門或門的二級電的二級電路實(shí)現(xiàn)。路實(shí)現(xiàn)。 任何時序電路都可以在組合電路的基礎(chǔ)上加上任何時序電路都可以在組合電路的基礎(chǔ)上加上存存儲元件儲元件構(gòu)成，如：觸發(fā)器、構(gòu)成，如：觸發(fā)器、RAMRAM等。等。思考新的方法：思考新的方法： 如果把與門、或門、存儲器組合到一個器件中，并且有固如果把與門、或門、存儲器組合到一個器件中，并且有固定的連接會怎么樣呢？定的連接會怎么樣呢？一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)3 3）2 2、基本、基本PLDPLD器件的原理器件的原理輸入輸入緩沖緩沖電路電路與與陣陣列列輸出輸出緩沖緩

3、沖 電路電路輸輸入入輸輸出出或或陣陣列列一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)4 4）3 3、邏輯元件符號表示、邏輯元件符號表示PLD緩沖電路緩沖電路PLD中與陣列中與陣列PLD中或陣列中或陣列PLD中陣列連線中陣列連線固定連接可編程連接未連接一、從一、從TTLTTL到可編程邏輯（續(xù)到可編程邏輯（續(xù)5 5）4 4、簡單陣列的表示、簡單陣列的表示I1I2I3I1I2I3F=I1I2I3+I1I2I3二、二、PLDPLD的發(fā)展歷史的發(fā)展歷史2020世紀(jì)世紀(jì)7070年代年代 PROM PLA（programmable logic array）7070年代年代末末 PAL（Progr

4、ammable Array Logic）8080年代年代初初 GAL（generic array logic）8080年代年代中中 FPGA（ Field Programmable Gate Array） CPLD（ Complex Programmable Logic Device90年代 SOPC（ System-on-a-Programmable-Chip ）三、三、PLDPLD的分類的分類1 1、按集成度分、按集成度分PLD簡單PLDPROMPLAPALGAL復(fù)雜PLDCPLDFPGA三、三、PLDPLD的分類（續(xù)的分類（續(xù)1 1）2 2、按編程工藝分、按編程工藝分熔絲型、反熔絲型：熔

5、絲型、反熔絲型：PROMPROM、PLAPLA、PALPALEPROMEPROM型型: :EEPROMEEPROM型型:GAL:GAL、CPLDCPLDSRAMSRAM型：型：FPGAFPGAFlashFlash型型:FPGA:FPGA3 3、按結(jié)構(gòu)分、按結(jié)構(gòu)分乘積項結(jié)構(gòu)：即與或陣列乘積項結(jié)構(gòu)：即與或陣列查找表結(jié)構(gòu)：采用查找表結(jié)構(gòu)：采用RAMRAM數(shù)據(jù)查找的方式數(shù)據(jù)查找的方式四、四、PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、PROMPROM基本結(jié)構(gòu)基本結(jié)構(gòu)N N條地址線，地址譯碼器用于完成條地址線，地址譯碼器用于完成PROMPROM存貯陣列的行的選擇存貯陣列的行的選擇W0=An-1A1A0W0=

6、An-1A1A0W1=An-1A1A0W1=An-1A1A0Wp-1=An-1A1A0Wp-1=An-1A1A0 P=2n四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)1 1）一個簡單存儲器數(shù)據(jù)陣列一個簡單存儲器數(shù)據(jù)陣列W0=A0A1A2W0=A0 A1 A2D0=0W0+1W1+1W2+1W3+0W4+0W5+0W6+0W7D1=0W0+0W1+1W2+1W3+0W4+1W5+1W6+1W7四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)2 2）存儲單元陣列的輸出存儲單元陣列的輸出F F0 0=M=Mp-1p-1，0 0WWp-1p-1+M+M1,01,0WW1 1+M+M0,00,0WW

7、0 0F F1 1=M=Mp-1p-1，1 1WWp-1p-1+ +M+M1,11,1WW1 1+M+M0,10,1WW0 0F Fm-1m-1=M=Mp-1p-1，m-1m-1WWp-1p-1+M+M1,m-11,m-1WW1 1+M+M0,m-10,m-1WW0 0四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)3 3）2 2、PROMPROM的的PLDPLD陣列圖陣列圖二進(jìn)制半加器二進(jìn)制半加器F1=A1 A0F0=A1 A0+A1A042PROM四、四、PROMPROM結(jié)構(gòu)原理（續(xù)結(jié)構(gòu)原理（續(xù)4 4）3 3、缺點(diǎn)、缺點(diǎn)只能用于組合電路只能用于組合電路增加輸入變量，存貯單元利用效率低（增加

8、輸入變量，存貯單元利用效率低（存儲單元按存儲單元按照照2 2的冪次增加）的冪次增加）一般采用熔絲工藝，一次編程一般采用熔絲工藝，一次編程五、五、PLAPLA結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、PLAPLA基本結(jié)構(gòu)基本結(jié)構(gòu)與陣列、或陣列均可編程，極大緩解了與陣列、或陣列均可編程，極大緩解了PROMPROM隨著輸隨著輸入變量增加，規(guī)模迅速增加的問題。入變量增加，規(guī)模迅速增加的問題。2 2、缺點(diǎn)、缺點(diǎn)需要邏輯函數(shù)的與或最簡表達(dá)式，對于多輸入、多輸出函數(shù)，需要邏輯函數(shù)的與或最簡表達(dá)式，對于多輸入、多輸出函數(shù)，需要提取公共與項，設(shè)計算法復(fù)雜；需要提取公共與項，設(shè)計算法復(fù)雜；與或陣列均可編程，器件運(yùn)行速度下降與或陣列

9、均可編程，器件運(yùn)行速度下降一次可編程一次可編程六、六、PALPAL基本結(jié)構(gòu)原理基本結(jié)構(gòu)原理1 1、PALPAL基本結(jié)構(gòu)基本結(jié)構(gòu)2 2、缺點(diǎn)、缺點(diǎn)一次可編程一次可編程I/OI/O結(jié)構(gòu)繁多，種類豐富，使用不便結(jié)構(gòu)繁多，種類豐富，使用不便與陣列可編程、或陣列固定，使輸出邏輯函數(shù)化簡與陣列可編程、或陣列固定，使輸出邏輯函數(shù)化簡算法簡化。算法簡化。七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理1 1、GALGAL基本結(jié)構(gòu)基本結(jié)構(gòu)與陣列可編程、或陣列固定與陣列可編程、或陣列固定增加輸出邏輯宏單元增加輸出邏輯宏單元OLMCOLMC（Output Logic Macro CellOutput Logic Macro C

10、ell）采用采用EEPROMEEPROM工藝工藝207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE特點(diǎn)：特點(diǎn)：1.可重復(fù)編程；可重復(fù)編程；2.100%可測試；可測試；3.既可以實(shí)現(xiàn)組既可以實(shí)現(xiàn)組合電路又可以實(shí)現(xiàn)時序電路。合電路又可以實(shí)現(xiàn)時序電路。GAL的兩種基本型號的兩種基本型號GAL16V

11、8（20引腳）引腳）GAL20V8（24引腳）引腳）可代替數(shù)十種可代替數(shù)十種PAL器件，因而稱為通用可編器件，因而稱為通用可編程電路。程電路。通信與信息工程學(xué)院課件 by keane21采用采用EEPROM工藝工藝七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)1) 1)2 2、OLMCOLMC工作模式工作模式靈活配置不同模式，實(shí)現(xiàn)不同輸入、輸出功能靈活配置不同模式，實(shí)現(xiàn)不同輸入、輸出功能OLMC模模式式寄存器模式寄存器模式寄存器寄存器輸出結(jié)輸出結(jié)構(gòu)構(gòu)組合輸組合輸出雙向出雙向口結(jié)構(gòu)口結(jié)構(gòu)復(fù)合模式復(fù)合模式組合輸組合輸出雙向出雙向口口組合輸組合輸出結(jié)構(gòu)出結(jié)構(gòu)簡單模式簡單模式反饋輸反饋輸入結(jié)構(gòu)入結(jié)構(gòu)輸

12、出反輸出反饋結(jié)構(gòu)饋結(jié)構(gòu)輸出結(jié)輸出結(jié)構(gòu)構(gòu)七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)2) 2)寄存器模式寄存器模式寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)3) 3)復(fù)合模式復(fù)合模式組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)組合輸出結(jié)構(gòu)組合輸出結(jié)構(gòu)七、七、GALGAL結(jié)構(gòu)原理結(jié)構(gòu)原理( (續(xù)續(xù)4) 4)簡單模式簡單模式反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)簡單模式輸出結(jié)構(gòu)簡單模式輸出結(jié)構(gòu)簡單PLD到CPLD/FPGAv陣列規(guī)模小。v寄存器資源不足，且限制較多（如時鐘、輸出使能控制），時序電路擴(kuò)展較難。vI/O不靈活，三態(tài)控制控制。

13、v編程不便（需要專用編程工具）。八、八、CPLDCPLD的結(jié)構(gòu)原理的結(jié)構(gòu)原理1 1、CPLDCPLD基本結(jié)構(gòu)基本結(jié)構(gòu)邏輯陣列塊邏輯陣列塊LABLAB（L Logic ogic ArArray ray B Blocklock）可編程連線陣列可編程連線陣列PIAPIA（P Programmable rogrammable I Interconnect nterconnect A Arrayrray） 全局總線，把器件中的任何信號連接到其目的地全局總線，把器件中的任何信號連接到其目的地I/OI/O控制模塊控制模塊 允許每個允許每個I/OI/O引腳被單獨(dú)配置為輸入、輸出或者雙向工作引腳被單獨(dú)配置為輸入

14、、輸出或者雙向工作方式。方式。 通過三態(tài)緩沖器來控制通過三態(tài)緩沖器來控制28八、八、CPLDCPLD的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)1 1）邏輯陣列塊邏輯陣列塊LABLAB由多個宏單元由多個宏單元LMC(Logic Macro Cell)LMC(Logic Macro Cell)組成（組成（420420個）個）八、八、CPLDCPLD的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)2 2）2 2、CPLDCPLD的特點(diǎn)的特點(diǎn)工藝：工藝：EEPROMEEPROM、FlashFlash，掉電數(shù)據(jù)不丟失，掉電數(shù)據(jù)不丟失規(guī)模：規(guī)模：集成度相對集成度相對FPGAFPGA小，多用于小，多用于2 2萬門規(guī)模以下的設(shè)計萬門規(guī)模以下的

15、設(shè)計時延：時延：可預(yù)測可預(yù)測適用范圍：適用范圍：組合邏輯電路，即觸發(fā)器資源有限而乘積項豐富的結(jié)構(gòu)組合邏輯電路，即觸發(fā)器資源有限而乘積項豐富的結(jié)構(gòu)九、九、FPGAFPGA的結(jié)構(gòu)原理的結(jié)構(gòu)原理1 1、從、從CPLDCPLD到到FPGAFPGAFPGA陣列型結(jié)構(gòu)陣列型結(jié)構(gòu)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)1 1）2 2、FPGAFPGA基本結(jié)構(gòu)基本結(jié)構(gòu)行互聯(lián)行互聯(lián)列互聯(lián)列互聯(lián)分段互聯(lián)分段互聯(lián)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)2 2）邏輯陣列塊邏輯陣列塊LABLAB由邏輯單元由邏輯單元LE構(gòu)成構(gòu)成九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)3 3）查找表查找

16、表LUT(LUT(L Look ook U Up p T Table)able) 替代乘積項陣列替代乘積項陣列查找表LUT輸入1輸入2輸入3輸入4輸出L HL HL HL H10L H11L HL H00L H00L HL HL H10L H10L HL H00L H0116 1RAMABCD九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)4 4）可編程寄存器可編程寄存器RegReg輸出反饋回輸出反饋回LUTLUT，產(chǎn)生更復(fù)雜邏輯，產(chǎn)生更復(fù)雜邏輯旁路寄存器，產(chǎn)生嚴(yán)格的組合邏輯功能旁路寄存器，產(chǎn)生嚴(yán)格的組合邏輯功能旁路旁路LUTLUT，使用寄存器存儲功能，使用寄存器存儲功能九、九、FPGAF

17、PGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)5 5）形象解釋形象解釋LABLAB與與LELE從Chip Planner芯片規(guī)劃器中調(diào)出深色的單深色的單元表示該元表示該LAB被設(shè)被設(shè)計占用計占用一個未使一個未使用的用的LAB一個一個LE42Cyclone LAB結(jié)構(gòu)結(jié)構(gòu)43LAB陣列陣列九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)6 6）自適應(yīng)邏輯模塊自適應(yīng)邏輯模塊ALMALM（A Adapting dapting L Logic ogic MModuleodule）基于原基于原LELE做了某些改進(jìn)，提高性能和資源利用率做了某些改進(jìn)，提高性能和資源利用率包含兩個寄存器包含兩個寄存器內(nèi)置硬件加法器模

18、塊等內(nèi)置硬件加法器模塊等LUTLUT是自適應(yīng)是自適應(yīng)LUTLUT，即，即ALUTALUTLUTLUTLUTLUT九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)7 7）3 3、FPGAFPGA其他重要模塊其他重要模塊存儲器模塊存儲器模塊可替代可替代LABLAB邏輯邏輯嵌入式乘法器嵌入式乘法器適用于適用于DSPDSP，能夠進(jìn)行高性能的乘法、加法、累加操作，能夠進(jìn)行高性能的乘法、加法、累加操作高速收發(fā)器高速收發(fā)器支持高速協(xié)議，用于通信和網(wǎng)絡(luò)設(shè)備中支持高速協(xié)議，用于通信和網(wǎng)絡(luò)設(shè)備中九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)8 8）4 4、CPLDCPLD與與FPGAFPGA的區(qū)別的區(qū)別

19、CPLDFPGA組合邏輯的實(shí)現(xiàn)方法組合邏輯的實(shí)現(xiàn)方法乘積項乘積項查找表查找表編程工藝編程工藝EEPROM、FlashSARM是否需要配置器件是否需要配置器件不需要不需要需要需要集成度集成度小小中規(guī)模中規(guī)模中中大規(guī)模大規(guī)模高速通信高速通信N/A某些器件為很多協(xié)某些器件為很多協(xié)議提供收發(fā)器支持議提供收發(fā)器支持延時預(yù)測延時預(yù)測可預(yù)測可預(yù)測不可預(yù)測不可預(yù)測應(yīng)用范圍應(yīng)用范圍組合邏輯、算法控制，組合邏輯、算法控制，即觸發(fā)器有限而乘積項即觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)豐富的結(jié)構(gòu)時序邏輯，即觸發(fā)時序邏輯，即觸發(fā)器豐富的結(jié)構(gòu)器豐富的結(jié)構(gòu)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)9 9）Cyclone 系

20、列Cyclone（颶風(fēng)）：Altera中等規(guī)模FPGA，2003年推出，0.13um工藝，1.5v內(nèi)核供電CycloneII：Cyclone的下一代產(chǎn)品，2005年開始推出，90nm工藝，1.2v內(nèi)核供電，屬于低成本FPGACycloneIII FPGA系列2007年推出，采用臺積電(TSMC)65nm低功耗(LP)工藝技術(shù)制造，以相當(dāng)于ASIC的價格實(shí)現(xiàn)了低功耗。Cyclone IV FPGA系列2009年推出，60nm工藝，面向?qū)Τ杀久舾械拇笈繎?yīng)用，幫助您滿足越來越大的帶寬需求，同時降低了成本。 CycloneV FPGA系列2011年推出，28nm工藝，實(shí)現(xiàn)了業(yè)界最低的系統(tǒng)成本和功耗，

21、其性能水平使得該器件系列成為突出您大批量應(yīng)用優(yōu)勢的理想選擇。Stratix ：altera大規(guī)模高端FPGA,2002年中期推出，0.13um工藝，1.5v內(nèi)核供電。集成硬件乘加器，芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。StratixII: Stratix的下一代產(chǎn)品，2004年中期推出，90nm工藝，1.2v內(nèi)核供電，大容量高性能FPGAStrtratixV為altera目前的高端產(chǎn)品，采用28-nm工藝，提供了28G的收發(fā)器件，適合高端的FPGA產(chǎn)品開發(fā)九、九、FPGAFPGA的結(jié)構(gòu)原理（續(xù)的結(jié)構(gòu)原理（續(xù)1010）Cyclone 系列命名規(guī)則XXX XX XX X XXX X1

22、2 3 4 56 7工藝+型號+LE數(shù)量+封裝+管腳數(shù)目+溫度范圍+ 器件速度1前綴：EP典型器件EPC組成的EPROM 器件EPF FLEX 10K或FLFX 6000 系列、FLFX 8000 系列EPM MAX5000系列、MAX7000 系列、MAX9000 系列EPX快閃邏輯器件4封裝形式：D陶瓷雙列直插Q塑料四面引線扁平封裝P塑料雙列直插R功率四面引線扁平封裝S塑料微型封裝T薄型J 形引線芯片載體J陶瓷J 形引線芯片載體W陶瓷四面引線扁平封裝L塑料J 形引線芯片載體B球陣列6溫度范圍：溫度范圍：C至70，I -40至85，M -55至1257速度：速度：數(shù)字越小速度越快十、硬件測試

23、技術(shù)十、硬件測試技術(shù)1 1、提出、提出2020世紀(jì)世紀(jì)8080年代，聯(lián)合測試行動組（年代，聯(lián)合測試行動組（JTAGJTAG, ,J Jointoint T Test est A Action ction G Grouproup）開發(fā)）開發(fā)IEEE1149.1-1990IEEE1149.1-1990邊界掃描測試技術(shù)規(guī)范。邊界掃描測試技術(shù)規(guī)范。CPLD/FPGACPLD/FPGA廠商的器件遵循廠商的器件遵循IEEEIEEE規(guī)范，為輸入、輸出引規(guī)范，為輸入、輸出引腳及專用配置引腳提供邊界掃描測試（腳及專用配置引腳提供邊界掃描測試（BSTBST, ,B Boardoard S Scan can T T

24、estest）的能力。）的能力。十、硬件測試技術(shù)（續(xù)十、硬件測試技術(shù)（續(xù)1 1）2 2、JTAG BSTJTAG BST工作原理工作原理TCK:測試時鐘輸入端測試時鐘輸入端TDI:測試數(shù)據(jù)輸入，在測試數(shù)據(jù)輸入，在TCK的上升的上升沿移入沿移入TDO:測試數(shù)據(jù)輸出，在測試數(shù)據(jù)輸出，在TCK的下降的下降沿移入沿移入TRST:測試復(fù)位，低電平有效，異測試復(fù)位，低電平有效，異步復(fù)位步復(fù)位TMS:測試模式選擇，負(fù)責(zé)測試模式選擇，負(fù)責(zé)TAP控制控制器的轉(zhuǎn)換，器的轉(zhuǎn)換，TAP控制器的命令模式控制器的命令模式有有5類類TAP控制器：測試訪問端口控制器控制器：測試訪問端口控制器 Test Access Port

25、十、硬件測試技術(shù)（續(xù)十、硬件測試技術(shù)（續(xù)2 2）TAP控制器命令模式：控制器命令模式：SAMPLE/PRELOAD：在不中斷器件正常工作的情況下：在不中斷器件正常工作的情況下，捕獲器件的內(nèi)部數(shù)據(jù)，捕獲器件的內(nèi)部數(shù)據(jù)EXTEST：校驗器件之間的外部引腳連線：校驗器件之間的外部引腳連線BYPASS：數(shù)據(jù)信號在時鐘：數(shù)據(jù)信號在時鐘TCK上升沿從上升沿從TDI進(jìn)入旁路寄進(jìn)入旁路寄存器，并在同一時鐘下降沿從存器，并在同一時鐘下降沿從TDO輸出輸出IDCODE：標(biāo)識：標(biāo)識IEEE Std 1149.1鏈中的器件鏈中的器件USERCODE：標(biāo)識：標(biāo)識IEEE Std 1149.1鏈中用戶電子標(biāo)鏈中用戶電子標(biāo)

26、簽簽旁路寄存器：旁路寄存器：1位寄存器，提供不測試時位寄存器，提供不測試時TDI和和TDO的最小串行通道的最小串行通道邊界掃描寄存器：由邊界掃描寄存器：由3位周邊單元組成，串行移位寄存器位周邊單元組成，串行移位寄存器十、硬件測試技術(shù)（續(xù)十、硬件測試技術(shù)（續(xù)3 3）3 3、JTAGJTAG端口的應(yīng)用（端口的應(yīng)用（5 5腳）腳）嵌入式邏輯分析儀嵌入式邏輯分析儀：在不影響硬件正常工作時，獲得：在不影響硬件正常工作時，獲得在線調(diào)試數(shù)據(jù)在線調(diào)試數(shù)據(jù)例：波形發(fā)生器設(shè)計例：波形發(fā)生器設(shè)計傳統(tǒng)方法：需要傳統(tǒng)方法：需要DA轉(zhuǎn)化，然后用示波器觀察轉(zhuǎn)化，然后用示波器觀察JTAG：Quartus SignalTap嵌

27、入式邏輯分析儀嵌入式邏輯分析儀十一、十一、CPLD/FPGACPLD/FPGA的編程與配置的編程與配置1 1、定義、定義把設(shè)計代碼送入芯片的過程（或操作）稱為對把設(shè)計代碼送入芯片的過程（或操作）稱為對CPLDCPLD的的編程編程，對，對FPGAFPGA的的配置配置。經(jīng)過編程的經(jīng)過編程的CPLDCPLD（經(jīng)過配置的（經(jīng)過配置的FPGAFPGA）芯片，就成為具有用）芯片，就成為具有用戶需要功能的專用電子系統(tǒng)。戶需要功能的專用電子系統(tǒng)。2 2、器件編程配置的分類、器件編程配置的分類按計算機(jī)接口劃分按計算機(jī)接口劃分串口下載串口下載 （MasterBlaster MasterBlaster ）并口下載并

28、口下載 （ByteBlaster ByteBlaster 、 ByteBlasterByteBlaster MVMV、ByteBlasterByteBlaster ）USBUSB接口下載（接口下載（USB BlasterUSB Blaster）十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（1 1）按器件在編程配置過程中的狀態(tài)劃分：按器件在編程配置過程中的狀態(tài)劃分：主動配置主動配置：由器件引導(dǎo)配置操作過程，控制外部存儲器和：由器件引導(dǎo)配置操作過程，控制外部存儲器和初始化過程。初始化過程。 FPGA FPGA主動從外圍專用的存儲芯片中獲得配置數(shù)據(jù)。主動從外圍專用的存儲

29、芯片中獲得配置數(shù)據(jù)。被動配置被動配置：由外部計算機(jī)或者控制器控制配置過程。：由外部計算機(jī)或者控制器控制配置過程。 如在實(shí)驗系統(tǒng)中，每次加電時，由計算機(jī)進(jìn)行下載。如在實(shí)驗系統(tǒng)中，每次加電時，由計算機(jī)進(jìn)行下載。十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（2 2）3 3、CPLDCPLD編程編程兩種編程方案：兩種編程方案：ISPISP（在系統(tǒng)可編程）接口（在系統(tǒng)可編程）接口、JTAGJTAG接口接口JTAGJTAG接口優(yōu)點(diǎn)：既作為接口優(yōu)點(diǎn)：既作為BSTBST接口，也作為編程接口，省去接口，也作為編程接口，省去專用編程接口，有利于接口的統(tǒng)一。專用編程接口，有利于接口的統(tǒng)

30、一。十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（3 3）4 4、FPGAFPGA配置配置幾種配置模式：幾種配置模式：ASAS（Active SerialActive Serial）模式：針對）模式：針對EPCSEPCS系列配置器件系列配置器件主動配置主動配置模式：針對模式：針對EPCEPC器件進(jìn)行配置器件進(jìn)行配置PSPS（Passive SerialPassive Serial）模式）模式PSAPSA(Passive Serial Asynchronous)(Passive Serial Asynchronous)模式模式PPSPPS(Passive Paral

31、lel Synchronous)(Passive Parallel Synchronous)模式模式PPAPPA(Passive Parallel Asynchonous)(Passive Parallel Asynchonous)模式模式JTAGJTAG模式：既可用于配置器件也可用于配置模式：既可用于配置器件也可用于配置FPGAFPGA十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（4 4）I/O，作為單個配置器件或配置器件級聯(lián)時的第一個器件時，為時鐘輸出串行數(shù)據(jù)輸出輸出使能和復(fù)位，高電平有效片選輸入、低電平有效十一、十一、CPLD/FPGACPLD/FPGA的編

32、程與配置（的編程與配置（5 5）時鐘輸出時鐘輸入級聯(lián)選擇輸出，當(dāng)計數(shù)器達(dá)到最大值時，輸出低十一、十一、CPLD/FPGACPLD/FPGA的編程與配置（的編程與配置（6 6）其他配置方式：其他配置方式：使用單片機(jī)配置使用單片機(jī)配置 多任務(wù)電路結(jié)構(gòu)重配置，在單片機(jī)的多任務(wù)電路結(jié)構(gòu)重配置，在單片機(jī)的ROMROM內(nèi)按不同地址內(nèi)按不同地址放置多個針對不同功能要求設(shè)計好的放置多個針對不同功能要求設(shè)計好的FPGAFPGA配置文件。配置文件。缺點(diǎn)：速度慢缺點(diǎn)：速度慢 容量小容量小 體積大體積大使用使用CPLDCPLD配置配置十二、主要十二、主要PLDPLD產(chǎn)品產(chǎn)品1 1、概述、概述50.3%33.1%6.4

33、%全球全球PLD/FPGAPLD/FPGA產(chǎn)品產(chǎn)品60%60%以上以上由由XilinxXilinx和和AlteraAltera提供，共同決提供，共同決定了定了PLDPLD技術(shù)的發(fā)展方向技術(shù)的發(fā)展方向歐洲，歐洲，Xilinx占有率更高占有率更高亞太，亞太，Altera占有率較高占有率較高美國，平分秋色美國，平分秋色10.2%十二、主要十二、主要PLDPLD產(chǎn)品產(chǎn)品( (續(xù)續(xù)1) 1)2 2、LatticeLattice公司的器件公司的器件LatticeCPLDMachXO、XO2ispMACH 4000V/B/CispMACH 4000ZEFPGAMachXO、XO2LatticeXP、XP2Lattice SC/MLattice ECP、ECP2/M、ECP3MachXO、XO2：采：采用用