FPGA動(dòng)態(tài)局部可重構(gòu)中基于TBUF總線宏設(shè)計(jì)

1、fpga動(dòng)態(tài)局部可重構(gòu)中基于tbuf總線宏設(shè)計(jì)動(dòng)態(tài)局部可重構(gòu)技術(shù)是指允許可重構(gòu)的器件或系統(tǒng)的一部分舉行重新配置，配置過(guò)程中其余部分的工作不受影響。動(dòng)態(tài)局部可重構(gòu)縮短了重構(gòu)的時(shí)光，削減了系統(tǒng)重構(gòu)的開(kāi)銷，提高了系統(tǒng)的運(yùn)行效率。局部動(dòng)態(tài)可重構(gòu)技術(shù)中通常將系統(tǒng)劃分為固定模塊和可重構(gòu)模塊?？芍貥?gòu)模塊與其他模塊之間的通信(包括可重構(gòu)模塊和固定模塊之間、可重構(gòu)模塊和可重構(gòu)模塊之間)都是由宏實(shí)現(xiàn)的。動(dòng)態(tài)可重構(gòu)技術(shù)在fpga中的實(shí)現(xiàn)是公司首先提出的，并且提供了相應(yīng)的開(kāi)發(fā)工具和開(kāi)發(fā)流程。他們從virtex系列器件開(kāi)頭支持動(dòng)態(tài)可重構(gòu)技術(shù)，同時(shí)他們提供了現(xiàn)成的總線宏文件給動(dòng)態(tài)可重構(gòu)系統(tǒng)開(kāi)發(fā)者用法，但是它們提供的總線宏

2、設(shè)計(jì)與軟件版本的兼容性很差。xilinx提供的總線宏可能由于軟件版本的問(wèn)題會(huì)無(wú)法正常用法，所以用戶需要借助正在用法的版本軟件設(shè)計(jì)總線宏，以實(shí)現(xiàn)fpga動(dòng)態(tài)局部可重構(gòu)設(shè)計(jì)。在討論總線宏的結(jié)構(gòu)基礎(chǔ)上，采納fpga editor可視化的辦法設(shè)計(jì)基于tbuf的總線宏，并通過(guò)fp-ga動(dòng)態(tài)可重構(gòu)試驗(yàn)驗(yàn)證了該辦法的正確性。1 基于tbuf的總線宏結(jié)構(gòu)在不同系列的xilinx fpga器件中，用法不同的總線宏來(lái)實(shí)現(xiàn)動(dòng)態(tài)局部可重構(gòu)技術(shù)。在virtex，virtex-e，virtex-pro x，spartan-，spartan-e和spartan-3系列器件中所用法的總線宏都是基于tbuf的，可重構(gòu)模塊的位置

3、固定不變；在virtex4，virtex5更高性能的器件中，所用法的總線宏是基于slice的，可重構(gòu)模塊的位置是可變的；而virtex-，virtex-pro所用法的總線宏既可以基于tbuf，也可以基于slice。目前，用法最多的總線宏，其物理實(shí)現(xiàn)是用法6個(gè)三態(tài)緩沖器(tbuf)，實(shí)現(xiàn)4位的雙向通信。每個(gè)tbuf占用1位，每位用法1根tbuf長(zhǎng)線，從fpga的最左側(cè)到最右側(cè)，1所示。tbuf的t端是三態(tài)使能端口；i端是數(shù)據(jù)輸入端口；o是數(shù)據(jù)輸出端口。相應(yīng)地，總線宏的t端(lt和rt)是方向控制端口，控制總線宏從左或從右輸出；i端(li和ri)是數(shù)據(jù)輸入端口；o端(lo和ro)是數(shù)據(jù)輸出端口。總

4、線宏的信息通信是雙向的，既可以從左到右，也可以從右到左。但是對(duì)于一個(gè)設(shè)計(jì)來(lái)說(shuō)，一旦信息通信方向確定以后就不能再轉(zhuǎn)變?？偩€宏的位置精確地跨騎在模塊a和模塊b之間(a或b是可重構(gòu)模塊，或ab全是可重構(gòu)模塊)，其中四柵三態(tài)緩沖器在模塊a內(nèi)，另外四柵在b內(nèi)。對(duì)于virtex-等系列器件，因內(nèi)部結(jié)構(gòu)不同，故兩柵跨騎在模塊a內(nèi)，另外兩柵跨騎在模塊b內(nèi)。2 基于tbuf的總線宏設(shè)計(jì)這里在深化討論xilinx公司所提供的總線宏的基礎(chǔ)上，結(jié)合宏的設(shè)計(jì)技術(shù)，完美了總線宏的設(shè)計(jì)。(1)tbuf的內(nèi)部路由。圖2給出內(nèi)部路由后的tbuf結(jié)構(gòu)圖。tmux的t端打算總線宏的控制端lt和rt高電平有效，而t_b端打算低電平有

5、效。無(wú)論控制信號(hào)是高電平有效，還是低電平有效，在用法總線宏舉行通信時(shí)，lt和rt的值必需是相反的，或者是同時(shí)無(wú)效的。例如，當(dāng)控制信號(hào)高有效時(shí)，即t端為1時(shí)，tbuf打開(kāi)。假如總線宏是從左向右傳遞數(shù)據(jù)，則必需將lt設(shè)為1，rt為0，反之亦然；假如總線宏不需要傳遞數(shù)據(jù)，那么兩個(gè)控制信號(hào)應(yīng)同時(shí)為0，此時(shí)總線宏輸出為高阻態(tài)。(2)tbuf添加的辦法。virtex，virtex-e，spar-tan-，spartan-e的內(nèi)部結(jié)構(gòu)類似，與tbuf添加的辦法是相同的。在相應(yīng)的位置挑選一個(gè)可編程規(guī)律塊(configurable logic block，clb)中的一個(gè)tbuf作為總線宏的一個(gè)tbuf(1個(gè)c

6、lb包含2個(gè)tbuf)，依次挑選同一行相連下一個(gè)clb中的一個(gè)tbuf，直至選夠8個(gè)tbuf為止；對(duì)于spartan-3，virtex-，virtex-pro和virtex-pro x系列器件；每一個(gè)clb中的2個(gè)tbuf都作為總線宏的tbuf被選用，在同一行中依次挑選相連的4個(gè)clb中的8個(gè)tbuf作為總線宏的tbuf，3所示。(3)tbuf外部端口的命名規(guī)章。按照?qǐng)D1的總線宏結(jié)構(gòu)，對(duì)各個(gè)tbuf的外部端口t，i和o舉行相應(yīng)的命名，命名時(shí)要符合所用法版本軟件的要求。例如，若對(duì)端口舉行如下命名：li，lt等，而端口在舉行物理設(shè)計(jì)規(guī)章檢查(design rule check，drc)時(shí)會(huì)出錯(cuò)，按

7、照所提醒的出錯(cuò)信息將命名改為：li(3)，lt(3)等，即能順當(dāng)通過(guò)drc，完成端口的命名。(4)總線宏輸出端口的定義?？偩€宏輸出端口的定義只能通過(guò)手工路由(manual route)辦法，把相應(yīng)tbuf的輸出端口通過(guò)端口連線和tbuf長(zhǎng)線銜接起來(lái)。(5)參考tbuf的設(shè)置。設(shè)計(jì)中通過(guò)約束參考tbuf的位置來(lái)打算囫圇總線宏的位置，若用戶沒(méi)有設(shè)置參考tbuf，則fpga editor工具會(huì)將用戶添加的第一個(gè)tbuf默認(rèn)為參考tbuf。至此，囫圇總線宏的設(shè)計(jì)完成，4所示。3 總線宏的驗(yàn)證為了驗(yàn)證上述總線宏設(shè)計(jì)辦法的正確與否，這里設(shè)計(jì)了一個(gè)功能容易的fpga動(dòng)態(tài)局部可重構(gòu)試驗(yàn)。電路重構(gòu)前實(shí)現(xiàn)的功能為

8、：(a+b)*(c-d)，重構(gòu)后實(shí)現(xiàn)的功能為：(a+b)(c-d)。按照電路功能將電路劃分為3個(gè)模塊。其中，加法(a+b)、減法(c-d)為固定模塊m1，m2；乘法移位(*)為可重構(gòu)模塊m3。m1與m3，m2與m3之間分離用總線宏bm1和。bm2實(shí)現(xiàn)通信，5所示。該試驗(yàn)采納的軟件開(kāi)發(fā)平臺(tái)：xilinx ise62i；硬件開(kāi)發(fā)平臺(tái)：可重構(gòu)硬件平臺(tái)xcv800驗(yàn)證板。每一個(gè)總線宏只能傳遞4位的信號(hào)。當(dāng)可重構(gòu)模塊間需要多于4位的數(shù)據(jù)通信時(shí)，可以通過(guò)多個(gè)總線宏的拼接實(shí)現(xiàn)。這種拼接只是容易地將多個(gè)宏拼接為一個(gè)文件，而不是將多個(gè)宏拼接為一個(gè)宏，所以在用法約束語(yǔ)句，約束總線宏的位置時(shí)，仍然必需單獨(dú)約束每個(gè)宏

9、，而不是挺直約束一個(gè)文件。例如該試驗(yàn)中模塊m1與模塊m3之間的數(shù)據(jù)通信是8位，則需要2(84)個(gè)總線宏來(lái)實(shí)現(xiàn)模塊m1與m3間的通信，m2與m3之間也一樣：根據(jù)fpga動(dòng)態(tài)可重構(gòu)軟件設(shè)計(jì)流程生成局部動(dòng)態(tài)可重構(gòu)bit文件；通過(guò)jtag電纜下載到可重構(gòu)硬件平臺(tái)xcv800驗(yàn)證板舉行調(diào)實(shí)驗(yàn)證；通過(guò)規(guī)律分析儀觀看結(jié)果，6所示。a，b的和q1作為總線宏bm1的數(shù)據(jù)輸入li1；c，d的差q2作為總線宏bm2的數(shù)據(jù)輸入ri2；bm1和bm2的方向控制端lt1，rt2為高(255)，rt1，lt2為低(o)；數(shù)據(jù)輸入端ri1，li2懸空，r01，l02分離為總線宏的輸出；q3為可重構(gòu)模塊m3的輸出。由試驗(yàn)結(jié)果可知，總線宏的設(shè)計(jì)是正確的。4 結(jié) 語(yǔ)目前，xilinx公司倡導(dǎo)用法最新的eapr(early access partial reconfiguration)辦法實(shí)現(xiàn)fpga動(dòng)態(tài)局部可重構(gòu)技術(shù)。該辦法中用于可重構(gòu)模塊與其他模塊之間通信的總