集成電路工藝流程

1、集成電路中雙極性和 CMOS工藝流程摘 要：本文首先介紹了集成電路的發(fā)展，對集成電路制作過程中的主要操作進行了簡要 講述。雙極性電路和 MOS電路時集成電路發(fā)展的基礎，雙極型集成電路器件具有速度高、 驅動能力強、模擬精度高的特點，但是隨著集成電路發(fā)展到系統(tǒng)級的集成，其規(guī)模越來越 大，卻要求電路的功耗減少，而雙極型器件在功耗和集成度方面無法滿足這些方面的要求。 CMOS電路具有功耗低、集成度高和抗干擾能力強的特點。文章主要介紹了雙極性電路和 CMOS電路的主要工藝流程，最后對集成電路發(fā)展過程中出現(xiàn)的新技術新工藝以及一些阻 礙集成電路發(fā)展的因素做了闡述。關鍵詞：集成電路，雙極性工藝，CMOS工藝A

2、BSTRACT This paper first introduces the development of integrated circuits, mainly operating in the processof production for integrated circuits were briefly reviewed. Bipolar and MOS circuit Sasthe basis for the development of integrated circuit. Bipolar integrated circuits with high speed, driving

3、 ability, simulated the characteristics of high precision, but with the development of integrated circuit to the system level integration, its scale is more and more big.So, reducing the power consumption of the circuit is in need, but bipolar devices in power consumption and integration can't m

4、eet these requirements. CMOS circuit with low power consumption, high integration and the characteristics of strong anti-interference ability. This paper mainly introduces the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit appeared in the process of d

5、evelopment of new technology and new technology as well as some factors hindering the development of the integrated circuit are done in this paper.KEY WORDS integrated circuit, Bipolar process, CMOS process引言集成電路（IC）是把多個器件（如晶體管、電阻、電容等）及其間的連線同時制作在一個芯片上，形成的一塊獨立的、具有一定功能的整體電路。從1947年12月美國貝爾實驗室的巴丁和布拉頓制作出第

6、一只點接觸的半導體晶體管至今只有40多年的歷史，但其發(fā)展速度十分迅速，現(xiàn)在已經應用于我們生活的方方面面，國家 的建設和國防更是離不，開集成電路。集成電路的出現(xiàn)使電子設備向著微型化、 高速度、低功耗和智能化發(fā)展，加快了人類進入信息時代的步伐。雙極型集成 電路器件具有速度高、驅動能力強、模擬精度高的特點，在集成電路發(fā)展初期 得到了廣泛應用，雙極性工藝是集成電路制作的基礎，因此掌握基本的雙極性 工藝流程的制作過程是掌握集成電路工藝過程的基礎。但是隨著集成電路發(fā)展 到系統(tǒng)級的集成，其規(guī)模越來越大，卻要求電路的功耗減少，而雙極型器件在功耗和集成度方面無法滿足這些方面的要求。CMOS電路具有功耗低、集成度

7、 高和抗干擾能力強的特點。因此 CMOS在現(xiàn)在的集成電路中被廣泛應用，掌握 基本的CMOS的工藝流程也是集成電路學習設計與制作過程中所必須的。下面 首先對集成電路制作過程作簡要講述，然后對雙極性工藝和CMOS工藝進行主要講解。最后對集成電路發(fā)展過程中出現(xiàn)的新技術以及阻礙集成電路發(fā)展的一 些因素做了概述。1、集成電路簡介Intel公司的創(chuàng)始人摩爾在1956年預測了集成電路發(fā)展趨勢，指出集成度 隨時間指數增長的規(guī)律。1975年又進一步預測了未來的發(fā)展，指出集成度每 18 個月翻一番的增長規(guī)律。集成電路迅速發(fā)展的原因主要是：1、特征尺寸不斷縮小，大約每三年縮小五倍。2、芯片面積不斷增大，大約每三年增

8、大 1.5倍。3、器件和電路結構不斷改進。集成電路器件制作過程中的主要操作有三種（1）、形成某種材料的薄膜： 在集成電路的制作過程中要形成二氧化硅膜、多晶硅膜、氮化硅膜、一些金屬 的硅化物膜以及作為連線的金屬膜，等等。形成這些薄膜的方法主要是化學汽 相沉積（Chemical VaporDeposition,簡稱 CVD）或物理汽相沉積（PhysicalVapor Deposition,簡稱PVD）。CVD :氣態(tài)反應原料在固態(tài)基體表面反應并淀積成薄膜。PVD：真空條件下，用蒸發(fā)、濺射、離子轟擊等方法產生原子或原子團，并最終使材料淀積在基片上。（2）、在各種薄膜材料上形成需要的圖形： 圖形的加工

9、是通過光刻和刻蝕來完成的。光刻和刻蝕的作用就是把設計好的集成電路版圖上的圖形復制到硅片上。目前的光刻主要是光學光刻，是把掩膜板 上的圖形轉移到硅片上。具體包括甩膠（正膠和負膠）、曝光、顯影、刻蝕、去 膠五個步驟。具體的操作過程如下：Id) D E：出 t±圖（1）光學光刻示意圖用膠一在硅片上均勻涂敷一層光刻膠曝光一把涂膠的硅片放在掩膜板下，經過光照（一般為紫外光），使掩膜板上 亮的區(qū)域對應的光刻膠被曝光，而掩膜板上暗的區(qū)域對應的光刻膠不能被曝光。顯影一通過物理或化學方法把沒曝光的膠（針對負膠）去掉。顯影后掩膜板上 的圖形就轉移到光刻膠上。J蝕一把沒有光刻膠保護的那部分SQ2去掉。刻蝕

10、后掩膜板上的圖形就轉移 到了 SiO2膜上，以前采用化學溶液進行刻蝕，稱為濕法刻蝕。但因濕法刻蝕不 能精確控制刻蝕速率，難以實現(xiàn)精細圖形。目前集成電路加工都采用干法刻蝕，如反應離子（Reactionion Etching,簡稱RIE）刻蝕。去膠一最后去除殘留在硅片上的所有光刻膠，就得到了完成某種圖形加工的硅 片。(3)通過摻雜改變材料的電阻率或類型：在集成電路的制作過程中可以通過擴 散和離子注入的方法來改變材料的電阻率，或改變局部的雜質類型。為了避免 高溫過程對器件和電路性能的影響，目前集成電路主要采用離子注入的方法進 行摻雜。離子注入是在常溫下進行的，但離子注入后需要高溫退火處理。進行 高溫

11、退火的作用：1、激活雜質2、進一步擴散3、損傷恢復。集成電路是將多個器件及其之間的連線制作在同一個基片上，使器件結構 和分立元件有所不同，即產生寄生的有源器件和無源器件。寄生效應對電路的 性能有一定的影響，因此各個元件之間的隔離是集成電路中必須考慮的問題。 現(xiàn)階段比較常用的隔離方法主要有兩種：pn結隔離和介質隔離。pn結隔離的原 理是利用pn結的單向導電性，把集成電路中的兩個不同器件之間用 pn結隔離 開，只要使pn結處于反偏狀態(tài)，就可以實現(xiàn)兩個器件之間的電學隔離。而介質 隔離利用的是氧化物的絕緣性，在不同的器件之間形成氧化物隔離環(huán)從而達到 器件之間電隔離的目的，比較常用隔離介質是二氧化硅。二

12、、雙極性工藝流程典型的pn結隔離工藝是實現(xiàn)集成電路制造的最原始工藝，迄今為止產生的 雙極型集成電路制造工藝都是在此基礎上為達到特定的目的增加適當的工序來完成的。這里以pn結隔離的npn晶體管的形成過程為例，介紹雙極型集成電路 的制造工藝，下面為其具體過程。(1)襯底的選擇：為了提高器件性能一般選擇，100晶向的硅片，因為100晶向的硅界面態(tài)密度低，缺陷少，遷移率高。為了使隔離結有較高的擊穿電壓同 時又不使外延層在后續(xù)工藝中下推的距離太多，襯底的電阻率通常選擇p 弋 10 Q .cm(2)第一次光刻-N+隱埋層擴散孔光刻：一般來講，雙極型集成電路各元器 件均從表面實現(xiàn)互聯(lián)，所以為了減少集電極串聯(lián)

13、電阻效應，減小寄生pnp晶體管的影響，在制作元器件的襯底和外延層之間要制作n+隱埋層。隱埋層特點1、雜質固溶度大，以使集電極串聯(lián)電阻降低；2、高溫時在硅中的擴散系數要 小，以減少外延時隱埋層雜質上推到外延層的距離。3、與硅的品格匹配好，以減小應力。隱埋層形成的具體步驟包括甩膠、掩膜對準、曝光、顯影、刻蝕、 去膠、離子注入、去膠等，隱埋層制作完成之后的剖面圖如下。圖（2）隱埋層形成之后剖面圖（3）生長外延層：n+隱埋層形成之后要生長一層p型層來作為npn晶體管的集 電極，后面要形成的基極與發(fā)射極也是通過在外延層上摻雜來獲得的。外延層生長時，要對其厚度及電阻率進行分析。下圖為一個制作好了的npn晶

14、體管示意圖，從中可以得出外延層的厚度至少要大于隱埋層上推距離、幾點結耗盡區(qū) 寬度、基區(qū)擴散結深以及后道工序生成氧化成所消耗的外延層厚度之和。為了 擊穿電壓高，外延層上推小，電阻率應取大；為了減小集電極串聯(lián)電阻，飽和 壓降小，電阻率應取小。實際制作過程中要根據具體電路折中進行考慮和設計。西區(qū)擴欷組深愿道工件小成氯化】消耗的外延腎度1t FXJe：二層 一距離圖（3）外延層厚度分析圖（4）第二次光刻-P隔離擴散孔光刻：為了實現(xiàn)器件之間的隔離外延后對外延 層表面進行氧化，形成一定厚度的氧化層，然后光刻氧化層形成隔離擴散窗口， 再進行P+擴散和推進，隔離擴散深度應大于外延層厚度（一般為Tepi的125

15、%）,目的是使隔離p+擴散與襯底有一定寬度的接觸，以實現(xiàn)較好的電隔離 效果。圖（4）隔離擴散空形成后剖面圖（5）第三次光刻-N型基區(qū)擴散孔光刻：此次光刻目的是形成 npn晶體管的基 極，進行基區(qū)光刻之后用擴散或離子注入的方法進行基區(qū)摻雜，由于基區(qū)的濃 度和結深對器件的特性有顯著影響，因此基區(qū)摻雜一般由摻雜和再分布兩步完成，摻入的雜質一般為p或As等雜質。圖（5）基極形成之后剖面圖（6）第四次光刻-N+發(fā)射區(qū)、集電極歐姆接觸區(qū)光刻：刻蝕需要進行摻雜的 發(fā)射區(qū)，發(fā)射區(qū)光刻的同時形成晶體管發(fā)射區(qū)和集電區(qū)的歐姆接觸區(qū)。光刻之 后進行發(fā)射區(qū)和集電極歐姆接觸區(qū)進行摻雜，這里的摻雜濃度一般較高，這是 為了使

16、晶體管工作性能較好同時能夠形成歐姆接觸所必須的。圖（6）發(fā)射區(qū)形成之后剖面圖（7）第五次光刻-引線孔光刻：晶體管工作時要與外部元件或設備進行連接, 因此要把晶體管的各個電極用一定的方式引出，一般都采用金屬引線的方式， 這里就是通過光刻把各個電極要淀積金屬引線的引線孔暴露出來。引線孔形成 之后剖面圖如下。圖(7)引線孔形成之后剖面圖(8)淀積鋁：如果采用金屬鋁作為電極引線，則要進行鋁的淀積，可以用發(fā)”或 濺射”的方法在表面淀積一層金屬鋁。(9)第六次光刻-反刻鋁：這里的金屬鋁是作為電極引線，因此只需按照電 路的連接要求刻出相應的鋁條形狀，把表面多余的鋁膜通過反刻除去。圖(8)反刻鋁之后剖面圖至此

17、一個npn型晶體管就基本形成，為了防止空氣中雜質離子及水蒸氣等對器 件造成污染，待器件制作完成之后都要淀積一層如磷硅玻璃、氮化硅等作為保 護層。三、CMOS工藝流程由PMOS和NMOS組成的互補型電路稱為 CMOS,CMOS是CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor) 的簡稱。PMOS需要n型襯底，NMOS需要p型襯底，在CMOS電路中要把 PMOS和NMOS制作在一個襯底上，CMOS電路采用做阱的方法解決了這一問 題。CMOS 電路按結構可分為n阱CMOS、p阱CMOS以及雙阱CMOS三種

18、 類型，下面以n阱CMOS為例來講解其工藝流程，其他類型 CMOS的工藝流 程與此大體類似。(1)襯底的選擇：這里和雙極性工藝過程的考慮因素類似。但對于有外延層的 硅片，襯底電阻率很小，在低阻襯底上外延高阻外延層，一些先進的CMOS工藝就采用外延硅片。(2)制作n阱：首先對原始硅片進行熱氧化，形成阱區(qū)注入的掩蔽層。然后用 n阱掩膜板光刻出n阱注入區(qū)域，然后進行p/AS等摻雜，摻雜之后要進行高溫 退火，一方面使雜質激活，另一方面使雜質達到一定的深層分布。圖(9) n阱形成之后剖面圖(3)場區(qū)氧化：一個集成電路是由大量元器件及其之間的互連線構成的。在制 作器件的過程中必須解決器件之間的隔離問題。C

19、MOS集成電路芯片主要是由MOS晶體管及其之間的互連線構成，MOS晶體管的源區(qū)、漏區(qū)和溝道區(qū)稱為 其有源區(qū)，有源區(qū)之外的區(qū)域稱之為場區(qū)，金屬互連線主要分布在場區(qū)。MOS晶體管之間就是通過場區(qū)氧化層進行隔離的。先在硅片上生成一薄層SiO2層作為緩沖層來減少硅和氮化硅之間的應力。然后利用掩膜板進行光刻，光刻之后 進行熱氧化，在場區(qū)形成SiO2隔離層。有源區(qū)上保留有Si3N4而不能被氧化， 因此稱為局部氧化(LOCOS)技術。在氧化過程中要消耗一定厚度的 Si,如果 需要生長1小的氧化層，需要消耗0.46小厚的硅，則場區(qū)和有源區(qū)的臺階只 有0.54仙叫這就是LOCOS減小氧化層臺階的原理，因此 LO

20、COS也稱為等平 面原理。圖(10)場氧之后剖面圖(4)制作多晶硅柵：清潔有源區(qū)表面，首先在表面生長一薄層柵極氧化層，然 后進行淀積多晶硅并進行摻雜，最后利用多晶硅柵的掩膜板反刻多晶硅，保留下來的多晶硅作為MOS管的柵極，也可以作為部分連線把 NMOS和PMOS的 柵極連接起來。、-well圖（11）形成多晶硅柵之后的剖面圖（5）形成源、漏區(qū)：利用掩膜板對 NMOS和PMOS的源漏區(qū)分別進行光刻和 離子注入，二者都是以光刻膠作為掩蔽膜，n+區(qū)和p+區(qū)注入之后同時進行熱退 火處理。注入時，由于有多晶硅柵遮蔽的有源區(qū)區(qū)域不能進行離子的注入，因而自然形成MOS管的溝道區(qū)，稱為硅柵自對準。硅柵自對準可

21、以精確控制溝 道長度減少寄生電容。圖（12）源、漏區(qū)形成之后剖面圖（6）形成金屬互連線：為了保證不同導電層之間相互絕緣，并減少互連線的寄 生電容，再淀積金屬之前先在整個硅片上淀積較厚的氧化層。然后，通過光刻 開出有源區(qū)和多晶硅柵的引線孔，刻出引線孔后淀積金屬銅或鋁。在引線孔處, 金屬直接和多晶硅或有源區(qū)接觸，無引線孔處金屬通過厚的氧化層和下面絕緣。 最后通過光刻形成電路所要求的金屬互連線圖形。圖（13）形成金屬互連線之后剖面圖為保護集成電路芯片不受外界的污染，在做好互連線之后還要在芯片上覆 蓋一層鈍化膜，一般為磷硅玻璃或氮化硅。因此還要進行一次光刻把集成電路 的芯片的引出端一一壓點暴露出來，以便在封裝時使芯片的壓點和管殼的相應 管腳連接起來?？偨Y這里僅對雙極性工藝和CMOS工藝流程做了簡要的介紹，對于具體的設計 可能還要添加許多步驟，比如在CMOS的制作過程中，通常為了提高場區(qū)的開 啟電壓，要在場區(qū)光刻后、局部氧化前進行場區(qū)注入。