數字集成電路設計第1章引論

1、第1章 引論一、數字集成電路設計中的問題n1、隨著集成的晶體管數越來越多，設計者遵循比較適合于設計自動化的策略和嚴格設計方法。n 早期是一個一個的進行設計的步驟，現(xiàn)在是按層次化方式進行的。n 什么是層次化方式呢？盡可能重復使用單元組成模塊芯片正如同搭積木問題：為什么層次化的自動化思想在模擬電路上難以實現(xiàn)？3、模擬設計時無法對模塊進行抽象，它的參數很多，變化的組合很多，所以也就沒有單元庫，所以設計復雜。2、為了避免重復設計和重復驗證一些常用單元，設計者常利用單元庫，這些庫不僅包含有版圖，而且有描述這些單元行為的完整文件和特征數據。1、在數字設計中，一個復雜模塊的內部細節(jié)可以被抽象化并用一個黑盒子

2、或模型來代替。因此設計者可以不必去了解這個黑盒子內部的細節(jié)，大大減少了設計的復雜性。三、為什么在設計自動化可以解決所有的設計問題后，為什么在設計自動化可以解決所有的設計問題后，我們還要去關心數字集成電路的設計呢？我們還要去關心數字集成電路的設計呢？原因如下：原因如下：1、工藝升級后，而模型庫不能直接移植、工藝升級后，而模型庫不能直接移植2、對模塊內部的理解。例如數字電路中對一個單元內部的、對模塊內部的理解。例如數字電路中對一個單元內部的關鍵是時序路徑的尋找關鍵是時序路徑的尋找3、以抽象為基礎的方法只在一定程度上是正確的。例如一個、以抽象為基礎的方法只在一定程度上是正確的。例如一個加法器的性能還

3、與其環(huán)境連接方式的影響。加法器的性能還與其環(huán)境連接方式的影響。6、對一個設計進行檢查和排錯需要電路方面的專門知識。4、工藝尺寸的縮小會使以抽象為基礎的模型的其它一些缺陷更為明顯。例如時鐘分布、電源分布這樣的問題更為關鍵。5、工藝水平提高導致新的設計問題和約束條件會不斷出現(xiàn)。如功耗、器件和互連線寄生參數之間的比例。數字電路設計中運用的典型抽象層次按抽象程度增加的順序依次為：器件、電路、門、功能模塊、系統(tǒng)本書的目的：n1、本書是在數字設計的抽象想象和作為其基礎的數字電路及其特點之間建立起一座橋梁。2、我們從扎實理解電子器件的工作原理和深入分析數字設計的核心元件反相器開始，并逐步把這一知識聯(lián)系到比較

4、復雜實體的設計，如復合門、數據通路、寄存器、控制器以及存儲器。3、在設計上述的每一個模塊時，設計者始終要探討的是識別出最主要的設計參數、找到應當把他的優(yōu)化集中在哪個設計部分，以及確定是什么特殊的性質（獨特的）4、我們也將探討現(xiàn)代數字電路中其他一些普遍性的問題，例如功耗、互連線、時序以及同步問題。二、數字集成電路的幾個設計指標一、成本（用復雜性和面積來表示）可變成本=（芯片成本+芯片測試成本+封裝成本）/最終測試的成品率IC制造過程將許多完全相同的電路制造在同一個圓片上，在制造完成后將圓片切割成小芯片，經測試后一個個的封裝。芯片成本芯片成本=圓片成本圓片成本/（每個圓片的芯片數（每個圓片的芯片數

5、+芯片成品率）芯片成品率）每個圓片的芯片數理論上是用圓片的面積除以芯片面積，但實際上圓片是圓的，而芯片是方的。所以圓片周邊的芯片是不能用的。芯片的成品率芯片的成品率=1+（單位面積的缺陷數（單位面積的缺陷數*芯片面積）芯片面積）/-襯底材料和制造過程都會引起缺陷，使芯片失效， 取決于制造工藝復雜性的一個參數，它與掩模的數量大致成正比，目前，CMOS工藝有個合適的估計是=3，單位面積缺陷的數是衡量材料和工藝缺陷的一個指標，目前典型值為0.51個缺陷/cm2,因此很大程度上取決于工藝的成熟程度。例如：12英寸的圓片，芯片尺寸為2.5 cm2,一個缺陷/ cm2，=3，求CMOS工藝生產的成品率。芯

6、片成本芯片成本=f(芯片面積）芯片面積）4芯片面積較小的設計往往成品率較高，在超過一定大小后成品率迅速下降，門越小，集成密度就越高，芯片尺寸就越小一個門中晶體管的樹木反映了預期的實現(xiàn)面積，但其它參數（如互連線格局，互連結構的規(guī)則性等）也會對面積有影響。二、功能性和穩(wěn)定性1電路響應出現(xiàn)偏離的原因： a,制造過程中存在差異 b,芯片上或芯片外存在的干擾噪聲源。對數字電路而言，噪聲為指在邏輯節(jié)點上不希望發(fā)生的電壓或電流的變化。數字系統(tǒng)中的大多數噪聲都是內部產生的，噪聲的值與信號的擺幅成正比。如何克服這些噪聲干擾是高性能數字電路設計所面臨的主要挑戰(zhàn)之一。在一個集成電路中兩條并排放置的導線間形成了一個耦

7、合電容和一個互感。因此在其中一條導線上電壓或電流的變化會影響其相鄰導線上的信號。2 一個門的穩(wěn)態(tài)參數（靜態(tài)特性）衡量了該電路對制造過程中發(fā)生偏差和噪聲干擾的穩(wěn)定性。2.1電壓傳輸特性（VTC）VTC上一個重要的特征點是門閾值電壓VT或開關閾值電壓VM , VM是VTC曲線與直線Vout=Vin交點，VM是開關特性的中點，它可以在門的輸出端短接到輸入端得到。輸出信號發(fā)生偏離主要與噪聲和門輸出端的負載（即與輸出信號相連的門的數目）引起。2.2噪聲容限為了使一個門的穩(wěn)定性較好并且對噪聲干擾不敏感，應當使“0”和“1”的區(qū)間越大越好。反相器的電壓傳輸特性電壓與邏輯電平之間的關系VIH和VIL的定義串聯(lián)

8、的反相器門：噪聲容限的定義NML=VIL-VOLNMH=VOH-VIH一個門對噪聲的靈敏度由NML和NMH來度量的，噪聲容限表示所能允許的噪聲電平，這一容限應當大于0，并且越大越好。2.3再生性原因：各種噪聲源經過多級累積并最終使信號電平進入不確定區(qū)域。 若門有再生性，則可保證一個受干擾的信號在通過若干邏輯級后逐漸收斂回到額定電平中的一個，具有再生性的條件：不確定區(qū)內的增益大于1，而合法區(qū)內的增益小于1。只要一個信號受到噪聲的干擾并偏離了額定電平，只要該信號還在噪聲容限之內，它后面的門還會繼續(xù)正常工作。v1 = f(v0) v1 = finv(v2)v0v1v2v3v4v5v6v0v1v2v3

9、f(v)finv(v)v0v1v2v3f(v)finv(v)2.4抗噪聲能力抗噪聲能力則表明系統(tǒng)在噪聲存在的情況下正確處理和傳遞信息的能力。許多數字電路，它們的噪聲容限很小，但卻有很好的抗噪聲能力。噪聲容限描述的一個電路超過一個噪聲源的能力。噪聲源可分為以下兩種類型：A,與信號擺幅VSW成正比的噪聲。它對信號節(jié)點的影響用gVsw來表示B,固定噪聲。它對信號節(jié)點的影響等于fVNf,VNf是噪聲源的幅值，而f是從噪聲到信號節(jié)點的傳遞函數2.5 方向性一個門的方向性要求它是單向的，即一個輸出電平的變化不應當出現(xiàn)在同一電路的任何一個并未改變的輸入上。否則輸出信號的翻轉就會作為噪聲信號反射到這個門的輸入

10、上，從而影響信號的完整性。2.6扇入和扇出扇入較大的門往往比較復雜，會使得靜態(tài)和動態(tài)特性變差當扇出較大時，所加的負載會使驅動門的動態(tài)特性變差。所以許多通用單元和庫單元都定義了一個最大扇出數來保證性能。增加扇出會影響它的邏輯輸出電平，通過使負載門的輸入電阻盡可能大（即輸入電流最?。┎⒈３烛寗娱T的輸出電阻較小（即較小負載電流對輸出電壓的影響）2.7理想數字門理想反相器模型的VTC有以下特性：在過度區(qū)有無限大的增益，門的閾值位于邏輯擺幅的中點，高電平和低電平噪聲容限均等于這一擺幅的一半。理想門的輸入和輸出阻抗分別為無窮大和0（即門可以有無限制的扇出數）三 性能從系統(tǒng)設計者的角度來看，一個數字電路的性能表示了它的計算能力。這一性能同時取決于微處理器的體系結構（如它能并行處理的指令數目）以及邏輯電路的實際設計。對于一定的工藝和設計，時鐘周期的最小值是由許多因數決定的，如信號傳播通過邏輯電路所需要的時間，數據出入寄存器所需要的時間以及時鐘到達時間的不確定性。tp定義了對輸入端信號變化的響應有多快，它表示一個信號通過一個門時所經歷的延時，定義為輸入和輸出波形的50%翻轉點之間的時間。tP=(tPLH+tPHL)/2對一階RC網絡的傳播延時四 功耗靜態(tài)功耗是由它在電源和地之間的靜態(tài)導電通路或由于漏電流引起的，動態(tài)功耗只發(fā)生在門