時序及相關(guān)概念

1、時序及相關(guān)概念以下我把時序分為兩部分，只是為了下文介紹起來作為歸類，非官方分類 方法。第一時序：CL-tRCD-tRP-tRAS-C畸是我們常說的5個主要時序。第二時序：（包含所有XMP時序）在講時序之前，我想先讓大家明白一些概念。內(nèi)存時鐘信號是方波，DDR內(nèi)存在時鐘信號上升和下降時各進行一次數(shù)據(jù)傳輸，所以會有等效兩倍傳輸率 的關(guān)系。例如DDR3-1333的實際工彳頻率是666.7MHz,每秒傳輸數(shù)據(jù) 666.7*2=1333百萬次，即1333MT/S,也就是我們說的等效頻率 1333MHz,再由 每條內(nèi)存位寬是64bit,那么它的帶寬就是：1333MT/s*64bit/8 （8bit是一字

2、節(jié)）=10667MB/s。所謂時序，就是內(nèi)存的時鐘周期數(shù)值，脈沖信號經(jīng)過上升再 下降，到下一次上升之前叫做一個時鐘周期，隨著內(nèi)存頻率提升，這個周期會 變短。例如CL9的意思就是CL這個操作的時間是9個時鐘周期。另外還要搞清楚一些基本術(shù)語：Cell:顆粒中的一個數(shù)據(jù)存儲單元叫做一個 Cell,由一個電容和一個N溝道 MOSFETS 成。Bank： 8bit的內(nèi)存顆粒，一個顆粒叫做一個 bank, 4bit的顆粒，正反兩個 顆粒合起來叫做一個bank。一根內(nèi)存是64bit,如果是單面就是8個8bit顆粒， 如果是雙面，那就是16個4bit的顆粒分別在兩面，不算 ECC®粒。Rank:內(nèi)存

3、PCB的一面所有顆粒叫做一個rank,目前在Unbuffered臺式機內(nèi)存 上，通常一面是8個顆粒，所以單面內(nèi)存就是1個rank, 8個bank,雙面內(nèi)存 就是2個rank, 8個bank。Bank與rank的定義是SPD言息的一部分，在 AIDA64中SPD一欄可以看 到。DIMM :指一條可傳輸64bit數(shù)據(jù)的內(nèi)存PCB也就是內(nèi)存顆粒的載體，算上 ECC林 片，一條DIMM PCB最多可以容納18個芯片。第一時序CAS Latency (CD :CAS即Column Address Strobe列地址信號，它定義了在讀取命令發(fā)出后到 數(shù)據(jù)讀出到IO接口的間隔時間。由于CAS在幾乎所有的內(nèi)存

4、讀取操作中都會生 效(除非是讀取到同一行地址中連續(xù)的數(shù)據(jù)，4bit顆粒直接讀取間隔3個地址，8bit顆粒直接讀取間隔7個地址，這時候CAS不生效)，因此它是對內(nèi)存 讀取性能影響最強的。如下圖，藍色的 Read表示讀取命令，綠色的方塊表示數(shù) 據(jù)讀出IO,中間間隔的時間就是CL已知CL時鐘周期值CAS我們可以使用以下公式來計算實際延遲時間 tCAStCAS (ns) = (CAS*2000) /內(nèi)存等效頻率例如，DDR3-1333 CL吶存實際 CAS延遲時間=(9*2000) /1333=13.50 ns或者反過來算，假如已知你的內(nèi)存可以在7.5ns延遲下穩(wěn)定工作，并且你想要DDR3-2000的

5、頻率，那么你可以把 CL值設(shè)為8T (實際上8ns,大于7.5ns即 可)，如果你想要DDR3-1600的頻率，那么你的CL值可以設(shè)到6T (實際 7.5ns)。這個公式對于所有用時鐘周期表示延遲的內(nèi)存時序都可以用。說到這個公式，我想順便說說大家對頻率和時序的糾結(jié)問題。首先來回顧一下DDR一代到三代的一些典型的JEDE哪范，并按照上邊那個公式算一下它的 CL延遲時間：DDR-400 3-3-3-8 ( 3*2000) /400=15 nsDDR2-800 6-6-6-18 (6*2000) /800=15 nsDDR3-1333 9-9-9-24 剛才算了是 13.5 ns再來看看每一代的超頻

6、內(nèi)存的最佳表現(xiàn)(平民級，非世界紀錄)：DDR1 Winbond BH-5 DDR-500 CL1.5 ( 1.5*2000) /500=6 nsDDR2 Micron D9GMH DDR2-1400 CL4 (4*2000) /1400=5.71 nsDDR3 PSC A3G-A DDR3-2133 CL6( 6*2000) /2133=5.63 ns發(fā)現(xiàn)什么？不管是哪一代內(nèi)存，隨著頻率提升，CL周期也同步提升，但是最后算出來的CL延遲時間卻差不多。那么到了 DDR4, JEDEC®范頻率去到 DDR4-4266如果按照差不多的延遲，那么按照 13ns多一些來算，那么CL值將 達到2

7、8T!如果按照我們的極限超頻延遲來算，DDR4-4266下的延遲也將達到12T。所以到了下一代DDR4,兩位數(shù)的時鐘周期將不可避免。所以，我想說的是，不要再去想什么 DDR3的頻率，DDR2的時序，在頻寬 嚴重過剩，IMC成為瓶頸的今天，它對性能沒太多的提升。DRAM RAS to CAS DelaytRCD):RAS的含義與CA軟似，就是行(Row)地址信號。它定義的是在內(nèi)存的一 個rank (內(nèi)存的一面)之中，行地址激活(Active)命令發(fā)出之后，內(nèi)存對行地 址的操作所需要的時間。每一個內(nèi)存 cell就是一個可存儲數(shù)據(jù)的地址，每個地 址都有對應(yīng)的行號和列號，每一行包含 1024個列地址，

8、當某一行地址被激活 后，多個CAS請求會被發(fā)送以進行讀寫操作。簡單的說，已知行地址位置，在 這一行中找到相應(yīng)的列地址，就可以完成尋址，進行讀寫操作，從已知行地址 到找到列地址過去的時間就是tRCQ當內(nèi)存中某一行地址被激活時，我們稱它 為“open page/'在同一時刻，同一個rank可以打開8個行地址(8個bank,也就是8個顆粒各一個)。下圖顯示一個行地址激活命令發(fā)出，到尋找列地址并 發(fā)出讀取指令，中間間隔的時間就是 tRCQ tRCD值由于是最關(guān)鍵的尋址時間， 它對內(nèi)存最大頻率影響最大，一般想要上高頻，在加電壓和放寬CL值不奏效的時候，我們都要放寬這個延遲。DRAM RAS Pr

9、echarge Tim&tRP):DRAM RAS Active Time(tRAS):行地址激活的時間。它其實就是從一個行地址預(yù)充電之后，從激活到尋址 再到讀取完成所經(jīng)過的整個時間，也就是 tRCD+tCL勺意思。這個操作并不會頻 繁發(fā)生，只有在空閑的內(nèi)存新建數(shù)據(jù)的時候才會使用它。太緊的 tRAS值，有可 能會導(dǎo)致數(shù)據(jù)丟失或不完整，太寬的值則會影響內(nèi)存性能，尤其是在內(nèi)存使用 量增加的時候。所以一般為了穩(wěn)定性，我們設(shè)置 tRASAtRTP+tRCD+(W (tRTP 不是tRP,將在第二時序中介紹)，尤其是 PCB好或者跑高頻的時候，多幾個 周期比較穩(wěn)妥。DRAM Command Mo

10、de (Command Rate, CR :首命令延遲，也就是我們平時說的 1T/2T模式。是指從選定bank之后到可 以發(fā)出行地址激活命令所經(jīng)過的時間。CR可能對性能的影響有比較大的變數(shù)：如果CPU所需要的數(shù)據(jù)都在內(nèi)存的一個行地址上，就不需要進行重復(fù)多次 的bank選擇，CR的影響就很小；但是如果一個rank中同時多個bank要激活行 地址，或者不同的rank中不同bank需要同時激活的時候，CR對性能的影響就 會提升。但是隨著內(nèi)存頻率的提升，CR=1T/2硒時間差越短，它的影響就會越來越小，這就是我們看到 DDR1的時候1T/2T對性能影響挺大，但是到了 DDR3 影響就很小的其中一個原因

11、。但是為了性能最大化，我們盡量把CR設(shè)為1T,但是如果bank數(shù)很多的時候，例如插滿四條內(nèi)存，就有 32個bank, bank選擇 隨機性增大，1T的首命令時間可能會不穩(wěn)定。所以，內(nèi)存的基本讀取操作的時序角度流程就是把上面那三張圖合起來：預(yù)充電-激活行地址并尋找列地址-發(fā)送讀取命令-讀出數(shù)據(jù)，這四步操作中 間的三個延遲就分別是tRP、tRCD和CL和我們常說的時序順序剛好是反過來 的。第二時序一一XMPDRAM CAS Write Latency(tWCL):列地址寫入延遲，也就是 DRAM的最小寫入操作時間，與 CL剛好是讀寫對 應(yīng)關(guān)系，一般跟CL值設(shè)為同一個值就是可以穩(wěn)定的。由于內(nèi)存讀取之

12、前必須先 寫入，所以這個值可以說與 CL一樣重要。但是在BIOS里一般沒得設(shè)置，可能 是與CL綁定了。DRAM Row Cycle Time(tRC):行周期時間。定義了同一 bank兩次行激活命令所間隔的最小時間，或者說 是一個bank中完成一次行操作周期(Row Cycle的時間，即tRP+tRAS(預(yù)充電 加上激活的整個過程)，tRC設(shè)得太緊可能會直接點開不了機，一般只要能進系 統(tǒng)再多加一兩個周期都是可以穩(wěn)定的。下圖顯示的就是tRC的時間。DRAM Row Refresh Cycle TimetRFQ :行地址刷新周期，定義了一個 bank中行地址刷新所需要的時間。重提一下 刷新的含義，

13、由于cell中電容的電荷在MOSFE送閉之后一段時間就會失去，為 了維持數(shù)據(jù)，每隔很短一段時間就需要重新充電。這里多提一句，Intel平臺和AMD平臺對tRFC的含義不一樣，AMD平臺的tRFC是DRAM刷新延遲時間，單 位是ns,通常有幾個值可以調(diào)整，也就是說它的 tRFC時鐘周期會隨著頻率的提 升而提升；而Intel平臺的單位則直接是時鐘周期，相反地延遲時間會隨著頻率 的提升而降低。容量大的bank行地址和cell會更多，刷新時間也更長，因此 tRFC也要更高。另外，tRFC如果太快會導(dǎo)致數(shù)據(jù)出錯，太慢則影響性能，但可 以增加穩(wěn)定性。DRAM Refresh Interval (tREFI

14、 :內(nèi)存刷新時間間隔，也就是內(nèi)存的刷新命令生效前要經(jīng)過的時間。刷新的 時間間隔一般取決于內(nèi)存顆粒的容量(density),容量越大，就越需要頻繁刷新，tREF值就要越低。另外tREFI的時間也會受到內(nèi)存工作溫度與內(nèi)存電壓 (Vdimm)影響，因為溫度越高電容漏電越快。一般在 AMD主板的BIOS里，這個值只有3.9us和7.8us可選，而在SNB平臺，則是按時鐘周期算，例如 DDR3-1333下默認值為5199T,換算過來就是，也就是 7.8us。一般DRAM顆粒 的spec中都是規(guī)定工作溫度大于85度時采用3.9us。DRAM RAS to RAS DelaytRRD):行地址間延遲，定義的

15、是同一 rank不同bank間兩個連續(xù)激活命令的最短延 遲，在DDR3時代一般最小是4T。它的彳用和CR有點像，不過比CR更多的時 候?qū)π阅苡休^大的影響，所以這個時序可盡量縮小。DRAM Write Recovery Time (tWR):內(nèi)存寫入恢復(fù)時間，它定義了內(nèi)存從寫入命令發(fā)出(從開始寫入算起)到 下一次預(yù)充電間隔的時間，也就是tRP的前一個操作。如果這個時間設(shè)得太 短，可能會導(dǎo)致前一次寫入未完成就開始下一次預(yù)充電，進行尋址，那么前一 次寫入的數(shù)據(jù)就會不完整，造成丟數(shù)據(jù)的情況。這個周期也是第二時序中比較 長的，DDR3-200L股需要10-14個周期，甚至更高。DRAM Read to

16、Precharge Time(tRTP):與tWR類似，定義了同一 rank上內(nèi)存從讀取命令發(fā)出到tRP之前的間隔時 間，但是它在讀取完成并且行地址關(guān)閉之后才會生效。單顆 128MB的內(nèi)存顆粒 可以在DDR3-2000下運行在4到6個時鐘周期，如果bank容量增大時，這個時 序有可能要放寬。DRAM Four Active Window/ (tFAW):它定義了同一 rank中允許同時發(fā)送大于四個行激活命令的間隔時間，因此 最小值應(yīng)該不小于tRRD的四倍。在DDR3上，tRRD的最小值是4T,因此tFAW 的最小值就是16T。這個tFAW由于是在一個rank中大于四個bank同時激活之 后才生效，因此在內(nèi)存不是很繁忙的時候，它對性能的影響并不是很大。但是 對一些頻繁讀寫內(nèi)存的操作(例如 SuperPI 32M), tFAW對性能的影響可能會 加大。由于現(xiàn)在內(nèi)存用滿的幾率非常小，兩根雙面的內(nèi)存更是有4個rank,配合上interleaving, 一個rank中同時激活大于四個bank的幾率應(yīng)該不大，所以 通常我們把它設(shè)為tRRD的四倍應(yīng)該就不會出問題。DRAM Write to Read Delay (tWTR):內(nèi)存寫-讀延遲，它定義的是內(nèi)存寫入命令發(fā)出后到下一個讀取