HyperLynx布線前仿真

1、本章小結第15章 HyperLynx布線前仿真HyperLynx是高速仿真工具。用HyperLynx的LineSim做布線前仿真,可以及早地預測和消除信號完整性問題，從而有效地約束布局、計劃疊層、并在電路板布局之前優(yōu)化時鐘、關鍵信號拓撲和終端負載。15.1 LineSim進行仿真工作的基本方法許多PCB板的設計，雖然在設計的初始階段就設計出了一系列的技術措施，來保證可以按照要求完成PCB設計任務。然而實際往往設計過程中不能達到其要求。使用LineSim這個布線前仿真工具，可以在PCB設計的初期，將考慮到的PCB板布線、布局方案進行仿真，再根據(jù)仿真的結果，適當調整布局、布線策略，使得實際的布板更

2、加合理。由于普通的PCB電路圖設計工具，不包括進行信號完整性、交叉干擾、電磁屏蔽仿真的各種信號的物理信息。比如，一個時鐘網(wǎng)絡在PCB原理圖上只不過是幾條從驅動器到接收器之間的若干條線而已。然而這些線的屬性直接影響到一系列的信號完整性問題。比如這根線是單一的一根線還是組線，是在PCB外層布線還是在內層布線，這些都是影響纖毫完整性的重要因素。LineSim對這些問題都能給與解決。LineSim仿真的具體方法如下：(1) 啟動運行HyperLynx軟件，新建一個LineSim原理圖；(2) 激活原本為暗色的傳輸線，輸入傳輸線的各種參數(shù)；(3) 激活輸出端和接收端的IC 元器件，并為IC器件選擇仿真模

3、型；(4) 激活無源器件，并輸入具體參數(shù)值；(5) 打開仿真示波器窗口；(6) 為即將進行仿真設置參數(shù)；(7) 運行仿真，在LineSim中設置探針；(8) 觀察仿真結果，并測試時序和電壓；(9) 將仿真結果以不同的形式輸出。 15.2 進入信號完整性原理圖在LineSim的原理圖中包含兩種格式，一種是自由格式原理圖（Free-Form），另一種是基于單元原理圖（Cell-Based）。15.2.1 自由格式原理圖打開HyperLynx Simulation Software，其工作界面如圖15-1所示。圖15-1 HyperLynx的工作界面在菜單欄中執(zhí)行File/New LineSim S

4、chematic/Free-Form菜單命令，或單擊工具欄中的圖標，彈出“HyperLynx-LincSim V7. 7-Untitled”對話框，如圖15-2所示。圖15-2 自由格式圖紙指定IC模型在工具欄中單擊圖標，添加IC模型，用鼠標左鍵單擊其節(jié)點并拖動，進行連線，如圖15-3所示。圖15-3 將IC模型連接到傳輸線在IC模型上雙擊，或右鍵單擊IC模型在彈出的菜單中選擇“Assign Models”命令，彈出Assign Models對話框，在此對話框的“Pins”列表中，列出了已經(jīng)在原理圖中添加的IC引腳，如圖15-4所示。圖15-4 Assign Models對話框單擊按鈕，彈出“

5、Select IC Model”對話框，如圖15-5所示。圖15-5 Select IC Model對話框在該對話框中的Select a library，device，and signl/pin欄中，左側的一列復選框，可以選擇IC模型的類型，如IBIS模型、SPICE模型、S-Parameter模型等。在“Libraries”列表中可以選擇模型的子類，在“Devices”列表中選擇此類模型中的具體元器件。確定好IC模型后，單擊按鈕，返回“Assign Models”對話框，此時的窗口如圖15-6所示。在此對話框中的Buffer settings這一欄中，選擇引腳的類型，可選的引腳類型有輸入（I

6、nput）、輸出（Output）、反向輸出（Output Inverted）等。設置好引腳類型后，原理圖中的IC模型如圖15-7所示。圖15-6 Assign Models對話框圖15-7 原理圖中的IC模型其中，“U1.1”為輸出引腳，“U2.2”為輸入引腳。至此，一個簡單的自由格式原理圖建立完畢。15.2.2 基于單元（Cell-Based）原理圖打開HyperLynx Simulation Software，在菜單欄中執(zhí)行File/New LineSim Schematic/Cell-Based菜單命令，新建Cell-Based原理圖命令，或單擊工具欄中的圖標，如圖15-8所示。圖15-

7、8 新建Cell-Based原理圖在上圖中可以看到，系統(tǒng)自動在原理圖中添加了傳輸線、IC模型、端接電阻等元器件，只是這些元器件還沒有被激活，以虛線表示。 在LineSim 中，可以左鍵單擊灰色的各元素（傳輸線、IC 或者無源器件）便可以激活它們，這樣就可以把它們加入到原理圖中。 單擊各個元素就可以進入它們的物理特性模型（選擇一個IC 模型、指定特性阻抗、改變元件值等等）。在所需要添加的元器件及傳輸線上單擊鼠標左鍵，可以將其激活，如單擊第一排的兩個IC符號以便激活LineSim原理圖中的驅動器和接受器IC（CELL A0和B0），單擊連接兩個IC之間的標準的傳輸線符號，就可以激活此傳輸線。再次單

8、擊鼠標左鍵，可刪除激活的元器件，如圖15-9所示。圖15-9 在Cell-Based原理圖中激活元器件在已激活的元器件或傳輸線上單擊鼠標右鍵，可以彈出編輯窗口，對選中的對象進行編輯，編輯的方法與自由格式原理圖相同。15.3 在LineSim中對傳輸線進行設置在工具欄中單擊Add transmission line to schematic添加傳輸線圖標（、），在光標上會附著一段傳輸線的模型，單擊鼠標左鍵，在圖紙上添加傳輸線，如圖15-10所示。圖中的“83.5 ohms”是這段傳輸線的特征阻抗，“444.547 ps”是它的延遲，“3.000 in”是傳輸線長度。雙擊這段傳輸線或右鍵單擊后在彈

9、出菜單中選擇Edit Type and Values命令，彈出“Edit Transmission Line編輯傳輸線”對話框，如圖15-11所示。圖15-10 添加傳輸線圖15-11 Edit Transmission Line對話框在圖所示的對話框的Transmission-line properties這一欄中，顯示了這段傳輸線的具體參數(shù)，如圖15-12所示。在Transmission-line type欄中，可以選擇傳輸線的類型，如“Stackup”疊層、“Microstrip”微帶線、“Stripline”帶狀線等，單擊每一個類型前的復選框，可以調出相應的“Values”選項卡，對傳

10、輸線模型的參數(shù)進行配置。例如，選擇帶狀線“Stripline”，則相應得“Values”選項卡如圖15-13所示。圖15-12 Transmission-line properties欄圖15-13 帶狀線對應的“Values”選項卡15.4 層疊編輯器在HyperLynx的LineSim和BoardSim中均包括一個強大的疊層編輯器，通過它可以簡單地對PCB進行疊層設計和修改，以及對每個信號層進行特征阻抗的計算，以便對信號反射和信號完整性進行控制。在HyperLynx的工具欄中單擊Edit Stackup圖標，彈出“Stackup Editor”對話框，如圖15-14所示。圖15-14 St

11、ackup Editor對話框新的層疊結構編輯器中可以分為兩個部分，電子表格區(qū)和圖形區(qū)。在表格區(qū)，可以將一個層面的數(shù)據(jù)拷貝到另一個層面上，在這里可以方便的了解印制板各個層的物理設置，并且可以進行逐層編輯。在這個區(qū)域有5個標簽，分別是Basic、Dielectric、Metal、ZO Planning和Custom View。一、 Basic 標簽在這個界面進行疊層結構的基本設置，測量單位、材料類型等。比如圖15-15所示，是設置某一層面的材料類型，金屬還是介質，如果是金屬層面，則在圖15-16中，繼續(xù)設置層面的屬性：信號層（Signal）、平面層（Solid/Plane）、混合層（Split/

12、Mixed）和電鍍層（Plating）。圖15-15 設置材料類型圖15-16 設置層面的屬性二、 Dielectric標簽Dielectric界面如圖15-17所示。圖15-17 Dielectric界面在這里設置介質材料屬性，包括選用的介質工藝特性（prepreg or core聚酯膠片或堆芯）如上圖中Technology欄所示。傳輸線仿真損耗（GHz功能設置），以及介電常數(shù)的測量頻率。如圖15-18中的100MHz處。圖15-18 介電常數(shù)的測量頻率三、 Metal標簽Metal界面如圖15-19所示。圖15-19 Metal界面在這里設置PCB板金屬層面草料，如上圖中除了銅，還可以選擇

13、銀、金等金屬材料。此外在界面的左下部，還可以選擇是否自動計算金屬周圍介質層的電介質常數(shù)。四、 Z0 Planning標簽Z0 Planning界面如圖15-20所示。圖15-20 Z0 Planning界面(1) 單導線的阻抗計算。在Z0 Planning標簽里可以根據(jù)導線的幾何參數(shù)來計算它們的特性阻抗。在這里需要提供的參數(shù)有：層疊厚度、介電常數(shù)、線寬。疊層編輯器可以解算單導線和差分線的阻抗。對于單導線，一旦疊層厚度、介電常數(shù)給定，導線寬度就是確定阻抗的主要參數(shù)，方法是： 單擊電子表格區(qū)的Planning標簽； 在界面左下方的選擇框中選擇“Single trace”； 單擊需要計算阻抗的層面Z

14、0單元，將原默認的阻抗值改成需要的數(shù)值； 按下“Enter”，或者在另外一個單元處單擊鼠標，則根據(jù)輸入阻抗的要求，軟件自動計算出需要的線寬。(2) 差分阻抗的計算。對于差分線對，可以根據(jù)需要選定計算差分線阻抗的主參數(shù)： 線寬； 線距； 線寬和線距共同作用。在圖15-21 中定義了差分阻抗為75，且確定導線寬度為6mil，則所需要的線距為1.42mil。圖15-21 根據(jù)線寬，計算差分線的線距已知阻抗值、線寬，計算差分線線距：1. 單擊電子表格區(qū)的Planning標簽；2. 在界面左下方的Plan for選擇框中選擇“Differential pair”；3. 在界面左下方的Strategy列表

15、中選擇解算條件：separation（線距）；4. 單擊需要計算阻抗的層面Z0單元，將原默認的阻抗值改成需要的數(shù)值（100）；5. 單擊需要計算阻抗的層面Z0單元，將原默認的線寬值改成需要的數(shù)值（15mil）；6. 按下Enter或者在另外一個單元處單擊鼠標則根據(jù)輸入阻抗的要求，軟件自動計算出需要的線距，如圖15-22所示。圖15-22 根據(jù)要求的線寬，計算差分線線距已知阻抗值、線距，計算差分線線寬：1. 單擊電子表格區(qū)的Planning標簽；2. 在界面左下方的Plan for選擇框中選擇“Differential pair”；3. 在界面左下方的Strategy列表中選擇解算條件width

16、（線寬）；4. 單擊需要計算阻抗的層面Z0單元，將原默認的阻抗值改成需要的數(shù)值（100）；5. 單擊需要計算阻抗的層面Z0單元，將原默認的線距值改成需要的數(shù)值（14.162mil）；6. 按下Enter或者在另外一個單元處單擊鼠標，則根據(jù)輸入阻抗的要求，軟件自動計算出需要的線寬（15.008mil），如圖15-23所示。圖15-23 根據(jù)要求的線距，計算差分線線寬已知阻抗值，同時計算差分線線距和線寬：1. 單擊電子表格區(qū)的Planning標簽；2. 在界面左下方的Plan for選擇框中選擇“Differential pair”；3. 在界面左下方的Strategy列表中選擇解算條件：both

17、（兩者兼有）；4. 單擊需要計算阻抗的層面Z0單元，將原默認的阻抗值改成需要的數(shù)值（100）；5. 在該層面阻抗值單元出現(xiàn)一個按鈕，如圖15-24所示。圖15-24 根據(jù)要求的阻抗值同時計算差分線線距、線寬單擊按鈕，出現(xiàn)一個二維的曲線，其橫坐標是線距，縱坐標是線寬?？梢愿鶕?jù)這個曲線來確定實際的線寬和線距，如圖15-25所示。圖15-25 確定阻抗下線寬、線距的二維曲線圖可以根據(jù)這個曲線來確定實際線寬和線距。在上圖中單擊鼠標右鍵，在彈出的菜單中，可以對曲線圖進行拷貝、打印、放大、平移等操作，如圖15-26所示。圖15-26 曲線界面的操作菜單五、 Custom View標簽選中這個標簽，將顯示前

18、面四個標簽中所有的列表參數(shù)。Custom View界面如圖15-27所示。圖15-27 Custom View界面15.5 在LineSim中進行串擾仿真在串擾仿真中以總線為例，進行總線上的串擾仿真講解。在現(xiàn)在的數(shù)字系統(tǒng)的典型總線一般包括許多物理上的并行走線16、32、64位，甚至更多的信號線?？墒?，當對這樣的一組總線進行仿真時，很明顯不會對所有的信號同時進行仿真（如果包括所有的信號進行仿真將浪費大量的時間）。相反，應該利用串擾的特點，對造成串擾的受害網(wǎng)絡影響最顯著的兩個網(wǎng)絡進行仿真分析：受害網(wǎng)絡兩邊距離最近的兩個網(wǎng)絡。所以，一般來說，應該集中盡力來分析仿真這三根網(wǎng)絡組。15.5.1 通過在原

19、理圖中建立一組三個相鄰的走線(1) 單擊工具條上的新建LineSim 原理圖圖標，建立一個新的LineSim原理圖。(2) 左鍵單擊CELL:A0 和B0。(3) 左鍵單擊這兩個IC 符號之間的一段傳輸線。(4) 在傳輸線符號上單擊右鍵，打開傳輸線編輯對話框。(5) 在“Coupled”中選擇單選 Stackup。將進入Add to Coupling Regions對話框頁，（New Coupling）將出現(xiàn)在左邊的窗口中。(6) 現(xiàn)在單擊“Edit coupling Region”表頁，這里可以瀏覽建立的耦合區(qū)域的截面圖。從這里，單擊Layer 對話框中的下拉菜單，從中選擇“3,Signal

20、, InnerSignal1”，以及不選擇“Auto Zoom”復選框以便可以瀏覽整個疊層結構。(7) 單擊傳輸線類型“Transmission-Line Type”頁表，在Comment 域中填上“Aggressor 1”。(8) 單擊按鈕退出。設置完畢以后如圖15-28所示。圖15-28 Edit Transmission Line對話框(9) 重復以上的幾個步驟，用同樣的方法建立第二和第三根網(wǎng)絡，必須注意保證三根傳輸線處于同一個耦合區(qū)域“Coupling0001”中，命名第二根位于中間的傳輸線為“Victim” TL（A1,B1），而第三根位于右邊的傳輸線命名為“Aggressor 2”

21、TL（A2,B2），如圖15-29所示。圖15-29 Edit Transmission Line對話框它們之間的左右位置可以通過窗口底部的左右方向的箭頭移動，按照需要調整三根傳輸線的位置，在Coupling region 中默認的平行長度是3inches，線寬是6.0mils，線到線的間距是8.0mils。(10) 在對話框的頂部，在Name 域中輸入“Generic Bus Example”。(11) 改變長度為12.0inches。設置后如圖15-30所示。圖15-30 Edit Transmission Line對話框(12) 在原理圖中傳輸線設置后，如圖15-31所示。圖15-31

22、傳輸線設置注意在“Transmission-Line Type”頁表中的單選框“Coupling Direction”，是LineSim 串擾的高級特點，它可以將比這里討論的例子更復雜的耦合對進行仿真。15.5.2 指派IC模型現(xiàn)在，已經(jīng)建立了三根平行的傳輸線例子，下一步，在仿真之前必須先指派IC 模型。(1) 將鼠標指針移動到原理圖左端的任何一個驅動IC 符號上，將看到IC符號周圍將出現(xiàn)一個紅色的方框。(2) 右鍵單擊CELL:A0 位置上的IC 符號，將出現(xiàn)一個“Assign Models”對話框。(3) 單擊對話框右邊的Select，打開“Select IC Model”對話框。(4)

23、在對話框的左邊，單擊EASY.MOD，將顯示出一個HyperLynx的常用模型。(5) 從列表中選擇CMOS,3.3V,FAST，單擊按鈕，如圖15-32所示。圖15-32 Select IC Model對話框(6) 這時，一個確認框出現(xiàn)，詢問是否將Vcc 改變到3.3V，單擊“Yes”。(7) 然后，單擊Assign Models頁的“Copy”和“Paste All”快速地指派所有的IC 模型都為“CMOS,3.3V,FAST”。注意在IC 符號的Assign Models對話框中指派的模型，默認為“Input”類型。(8) 通過選擇對話框中的“Buffer Setting”改變U(A0)

24、和U(A2)類型為“Output”類型，如圖15-33所示。圖15-33 Assign Models對話框三根傳輸線代表了總線中并行的三根走線。左端三個三角形的IC 驅動符號代表三根傳輸線左端的輸出驅動器。每根線的右端都有一個IC 的接收端。圖15-34 原理圖編輯器在仿真這個設計之前，將驅動端U(A0) 更改為更快的器件，以便在示波器仿真時與U(A2)的波形不至于重疊。(9) 在Assign Models對話框中單擊U(A0)。再單擊按鈕，將其模型改變?yōu)椤癈MOS 3.3V ultra-fast”，以便將Aggressor 1 和Aggressor 2 的區(qū)別開。(10) 在Assign M

25、odels對話框中的“Pins”列表中選擇U(A1)，在對話框右上方的“Buffer Settings”項目中選擇“Stuck Low”。這表示在仿真中這個信號是保持在不變的低電平。單擊按鈕，關閉此對話框。返回到原理圖編輯器，注意中間的走線驅動器旁邊的“0”，這代表這個驅動是 “Stuck Low”的，如圖15-34所示。15.5.3 Victim（受害網(wǎng)絡）與Aggressor（入侵網(wǎng)絡）將各驅動IC 設置為這種方式（中間走線設定為“Stuck Low”，外面的走線設定為開關信號）是因為我們想將中間的走線定義為“Victim”（受害網(wǎng)絡）和將外面的兩根線定義為“Aggressors”（入侵網(wǎng)

26、絡）。例如，想看看當周圍的走線有開關跳變時，將在這根中間的走線上產(chǎn)生多大的串擾。但是注意沒有讓中間的這根走線完全沒有驅動，給它指派的一個驅動器，但是將其設定為靜態(tài)。Victim 的IC 驅動模型很重要，因為低阻抗的驅動產(chǎn)生的反射將超過串擾的能量。關于“Victims”和“Aggressors”LineSim 可以仿真任何混合的“victim”和“aggressor”走線事實上，仿真器并不區(qū)分它們之間的差別。通常地，總是指定一根被設定為開關信號的走線為“Aggressors”，而另一根被觀察串擾信號的走線為“Victims”。在這個仿真中，也可以將中間的這根走線設定為開關信號，在這種情況下它就成

27、為既是Aggressor 也是Victim 的走線了。15.5.4 耦合域LineSim 的串擾功能可以在任何的LineSim 原理圖中增加耦合信息。在原理圖中的任何走線可以通過單擊鼠標右鍵改變它的類型為“coupled stackup”，而且可以定義任何數(shù)量的耦合域，任何一根線都可以被增加到任意的一個耦合域中去。當一根傳輸線被設定為耦合時，在原理圖編輯器中的顯示與未耦合的走線是不同的。在原理圖中，將鼠標指向任何一根傳輸線。注意傳輸線周圍黃色的高亮方框，以及通過鼠線相連的同一電磁耦合域中的其他傳輸線。一旦這些傳輸線被定義為一個耦合域，域中的各屬性以及長度都可以被定義，以便精確地符合需要仿真的條

28、件。而且這個定義是通過幾何圖形方式的，將這個幾何圖形方式的參數(shù)轉化為電磁參數(shù)就是LineSim 的工作了。在右下角的阻抗列表中列出了電特性的概要。之前定義的耦合域如下：(1) 所有的走線都在內層，“stripline”層；(2) 走線都是6mils 寬和8mils 間距（邊到邊）；(3) 耦合走線的長度為12 inches。在對耦合域做任何改變之前，先對目前的參數(shù)設置情況下做一個仿真，看看產(chǎn)生多大的串擾。15.5.5 運行串擾仿真在前面已經(jīng)畫好的原理圖并設置了各項基本參數(shù)的基礎上，下面進行串擾仿真，并介紹一些減少串擾的方法。一、 運行仿真(1) 單擊工具欄中的圖標，打開數(shù)字示波器窗口，如圖15

29、-35所示。圖15-35 數(shù)字示波器窗口確認Driver Waveform 選項被設置為“Edge”“ Falling Edge”，以及IC 模型被設置為“Typical”。信號線的探針設置，即不同顏色代表的不同信號設置。在示波器窗口的右半部分，單擊旁邊的按鈕，彈出“Probes”對話框，可以對信號線進行設置，雙擊顏色框可以修改顏色，其中U（A0）：紅色，U（A1）：藍色，U（A2）：黃色，U（B1）：紫色，如圖15-36所示。圖15-36 Probes對話框(2) 單擊按鈕，開始仿真。(3) 當仿真完成，單擊按鈕（后續(xù)可以使用這個波形作為參考），仿真波形如圖15-37所示。圖15-37 仿真

30、波形其中，U（A1）藍色線和U（B1）紫色線波形顯示了中間那條被干擾得線上驅動端和接收端電壓，可以看出，A1幾乎沒有被干擾，這是由于該線發(fā)送端是阻抗很低的CMOS驅動器，但B1就不同了，它有約1V的干擾。為了便于瀏覽，可以將U(A1)的藍探頭復選框前的選擇取消。最小化示波器窗口，然后在原理圖上右鍵單擊中間的Victim 網(wǎng)絡，選擇“Field Solver”頁，單擊按鈕，運行場分析，如圖15-38所示。圖15-38 場分析結果圖中藍色的線代表耦合域之間的電力線，紅色的線代表磁力線。二、 增加線距減小串擾的一個明顯的辦法就是增加走線之間的間距。(1) 最小化示波器窗口。(2) 鼠標指向原理圖中的

31、任意一根傳輸線，單擊右鍵重新打開“Edit Transmission-line”對話框。(3) 單擊“Edit Coupling Regions”頁表。(4) 在“Coupling Region”列表中，高亮選擇中間的一個傳輸線。有兩種方法可以選擇：或者單擊選擇列表中的傳輸線“TL(A1:B1), Victim”；或者在將鼠標移動到圖形顯示中的中間線位置，左鍵單擊即可選中。(5) 在“Trace-to-Trace Separation”區(qū)域，在“Left”和“Right”編輯框中輸入16，以增加線間的間距。同時在圖形顯示中的間距也變得更大了，如圖15-39所示。圖15-39 Edit Tran

32、smission-line對話框(6) 單擊按鈕，關閉對話框，然后單擊工具條上的示波器圖標，打開示波器仿真窗口。(7) 單擊開始仿真按鈕，仿真結果如圖15-40所示。圖15-40 增加線間距后的串擾波形顯然最大串擾值（紫色波形）已經(jīng)減小了，但還是超過了設計的允許范圍（200mV）。關閉示波器，返回原理圖，在原理圖中用鼠標右鍵單擊中間的Victim網(wǎng)絡，在“Edit Transmission-line”對話框中選擇Field Solver選項卡，單擊按鈕，再次運行場分析，分析結果如圖15-41所示。圖15-41 增加線間距后的場分析結果三、 減小介質層厚度除了改變線間距，還有許多辦法可以影響串擾

33、。有時可以通過調整PCB 的疊層結構參數(shù)，試試通過簡單的調整疊層結構來看看其對串擾的影響。編輯PCB 疊層，參考層與內信號層的間距從10mils 減小到5mils，然后重新仿真。(1) 最小化示波器窗口。(2) 執(zhí)行Edit/Stackup菜單命令，彈出疊層編輯器Stackup Editor對話框。(3) 單擊位于“VCC”和“Inner1”之間的介質層，雙擊其Thickness 處的輸入框，將10 改為5。(4) 同樣單擊位于“GND”和“Inner2”之間的介質層，雙擊其Thickness處的輸入框，將10 改為5，如圖15-42所示。圖15-42 疊層編輯器“Stackup Editor

34、”(5) 通過右邊的圖形顯示確認兩個改為5mils 的地方，然后單擊按鈕關閉窗口。(6) 重新打開示波器窗口，單擊仿真按鈕。為了便于觀察將U（A0）和U（A1）前面的復選框關閉，并將其垂直刻度調節(jié)為200 mV/div，波形如圖15-43所示。圖15-43 減小介質層厚度后的串擾仿真結果現(xiàn)在Victim 線接收端的最大串擾值已經(jīng)大大地降低了，大約小于200mV 左右。一般來說，串擾可以被許多因素所影響，例如：驅動IC 的技術、線間距、線寬、線長、端接（串擾需要更加比單端線復雜的端接）和PCB 疊層（疊層順序和介質的厚度）等。LineSim 可以快速地分析和找到解決辦法，以滿足設計要求。關閉示波

35、器，返回原理圖，在原理圖中用鼠標右鍵單擊中間的Victim網(wǎng)絡，在Edit Transmission-line對話框中選擇“Field Solver”選項卡，單擊按鈕，再次運行場分析，分析結果如圖15-44所示。圖15-44 減小介質層厚度后場分析結果四、 凈化Aggressor 信號注意Aggressor 1和Aggressor 2上的紅色和黃色的波形上的過沖，如果能夠端接這兩根傳輸線，將會極大減小串擾。(1) 單擊工具條上的Open Terminator Wizard命令。(2) 選擇U(A0)，然后單擊OK。如果在“Apply Tolerance”下拉選項中選擇了“10 percent”

36、，端接向導將會建議在Aggressor 1傳輸線上增加一個39Ohm的串連端接電阻，如圖15-45所示。圖15-45 Terminator Wizard對話框(3) 單擊按鈕。(4) 左鍵單擊U（A0）右邊的電阻符號（傳輸線左邊），從下拉表中選擇Resistor，如圖15-46所示。圖15-46 添加電阻后的原理圖(5) 鼠標右鍵單擊電阻符號，在Resistance輸入框中輸入56，如圖15-47所示。圖15-47 Edit Resistor Values對話框(6) 很明顯Aggressor 2也是同樣的拓撲結構，所以對于U(A2)重復以上的兩個步驟。(7) 返回示波器窗口重新仿真，仿真波形

37、如圖15-48所示。圖15-48 凈化Aggressor信號后的波形現(xiàn)在紅色和黃色的波形看起來就相當好了，將其他波形信號關閉，以便可以看得更加清楚。改變垂直電壓刻度到100mV/div，可以看出波形有了很大的改善，串擾值大約只有30mV左右，如圖15-49所示。圖15-49 U（B1）信號波形五、 Victim 網(wǎng)絡的端接如果這根線上的驅動器為時鐘沿1ns，那么就應該繼續(xù)仿真，并最好在這根網(wǎng)絡上增加端接。(1) 左鍵單擊Victim 網(wǎng)絡上的串連電阻，象Agressor 一樣加入一個39 Ohms 的串連電阻。(2) 右鍵單擊U(A1)，將其從“Stuck Low”改為“Output”類型。(

38、3) 重新仿真黃色U(A1)和綠色U(B1)的信號下降沿。使用LineSim 最大的好處就是建立布線約束和設計指導。例如在上面的例子中，對于這個總線的布線最小線距為16mils，必須進行串行端接對過沖和串擾進行控制。15.6 LineSim的差分信號仿真在使用一對差分線的時候，你經(jīng)常有意的將兩根線緊密并列排列在一起，因此任何的外部信號如果在一根線上引起干擾，則必然在另一根線上也引起干擾，由于差分特性，在末端這些干擾將被抵消。15.6.1 設置差分阻抗實際上對于差分對來講“差分阻抗”是一個非常重要的參數(shù)，使用LineSim它可以自動計算差分阻抗數(shù)值和耦合參數(shù)，并且給出參數(shù)數(shù)值。打開HyperLy

39、nx自帶的模版電路“XT Coupled Differential.ffs”，在HyperLynx中執(zhí)行File/Open LineSim Schematic菜單命令，如圖15-50和圖15-51所示，打開一個原有的原理圖，如圖15-52所示。圖15-50 打開原理圖命令圖15-51 Open LineSim File對話框圖15-52 “XT Coupled Differential.ffs”電路圖在該圖中可以看到，電路中有兩條傳輸線，現(xiàn)在介紹如何定義U（A1）是相對U（A0）反相的。在電路圖中的左邊用鼠標任意雙擊一個驅動IC，將出現(xiàn)“Assign Model”對話框在“List”區(qū)單擊U1

40、.3，在“Buffer Settings”區(qū)可以看到它是被設置為“Output Inverted”，如圖15-53所示。圖15-53 Assign Model對話框說明它的開關是相對于上面的驅動信號而言。假設驅動器的阻抗給定是100歐姆的差分阻抗，而且在電路圖中已經(jīng)這樣設定了。在圖紙上任選一個傳輸線，并打開傳輸線編輯窗口，選擇“Edit Coupling Regions”標簽。左右下角的“Impedance”區(qū)域，中差分阻抗為123.5歐姆，顯然高于100歐姆，如圖15-54所示。圖15-54 Impedance區(qū)域一、 通過減少線間距離來降低阻抗在Trace-to-Trace separat

41、ion欄中將線間距從8mil改為6mil，如圖15-55所示。圖15-55 Trace-to-Trace separation欄修改確定之后再次打開傳輸線編輯框發(fā)現(xiàn)該差分阻抗也減少為113.7歐姆，不過相對于要求來講還是偏高，如圖15-56所示。圖15-56 Impedance區(qū)域二、 通過減少層間介質厚度來降低阻抗在Coupling Region區(qū)域單擊按鈕，打開層編輯器，如圖15-57所示。圖15-57 Coupling Region區(qū)域改變“Top”和“VCC”層之間的厚度從10mil到5mil，如圖15-58所示。圖15-58 層編輯器然后打開傳輸線編輯窗口，此時線間的阻抗已經(jīng)變成97

42、.5歐姆，如圖15-59所示。再次調整線間距為7mil，這時線間距阻抗是100.5歐姆，已經(jīng)很接近要求的100歐姆，如圖15-60所示。圖15-59 Impedance區(qū)域圖15-60 Impedance區(qū)域單擊Field Solver選項可以詳細的觀察結果。當Edit Coupling Regions項還是選中的情況下，單擊Field Solver選項。如圖15-61所示。圖15-61 Edit Transmission Line對話框在Numerical Results區(qū)域單擊按鈕就會出現(xiàn)報告文件，它包括了如下信息：阻抗和終端摘要、物理的輸入數(shù)據(jù)、Field-Solver輸出數(shù)據(jù)、差分阻抗

43、、共模阻抗、導線與地之間的阻抗、最佳終端陣列。如圖15-62所示。圖15-62 報告文件15.6.2 差分線對的建立在LineSim電路圖界面下，可以根據(jù)需要為某些線對建立差分對屬性。從原則上講，線的差分對特性與驅動信號沒有必然聯(lián)系。但是，實際上為了得到確定的方針結果，差分線對的設置與差分驅動信號設置是密不可分的。況且實際的差分信號驅動和接收都有著專門的芯片。所以差分線對的建立，一般都由設置差分驅動/接收芯片開始，下面是具體的操作步驟。一、 設置差分驅動首先建立如圖15-63所示的原理圖。圖15-63 新建原理圖在圖中的CELL：A0處的IC器件上單擊鼠標右鍵打開Select IC Model

44、對話框，在模型類型選中.IBS單選框，在右邊的庫列表中選擇lv031atm.ibs庫。在Device欄指出器件為DS90LV031ATM（專用差分驅動器），然后在Signal欄指定為輸出類型：DOUT1+。完成設置以后，單擊，如圖15-64所示。圖15-64 “Select IC Model”對話框在隨后的窗口中再設置這個信號（U（A0）的屬性為“Output”，如圖15-65所示。圖15-65 Buffer settings欄完成U（A0）的設置以后，再進行U（A1）的設置，它的設置過程與上面的基本一致，只是在Signal欄指定為輸出類型DOUT-，最后一步不是設置為Output，而是設置成

45、Output Inverted，即它的輸出與U（A0）是反相的。二、 設置差分接收接收端的設置過程與驅動端的設置類似，還是選擇同樣的庫和驅動器。只是在選擇Signal欄類型屬性時，U（B0）需要選擇DIN1，U（B1）需要選擇DIN2。而且這個管腳會自動設置為輸入屬性，且不存在反向的設置問題了，設置后的結果如圖15-66所示。圖15-66 設置后的原理圖三、 定義導線的差分對屬性下面針對已經(jīng)設置完差分驅動和接收端屬性后的電路圖，對兩根導線進行差分對設置。在任意一根導線上單擊鼠標右鍵，打開傳輸線設置窗口，如圖15-67所示。圖15-67 傳輸線設置窗口選中Coupled區(qū)域中的Stackup單選

46、按鈕，將彈出耦合設置窗口。建立第一個耦合區(qū)域，單擊確認按鈕后，在電路圖中這個導線就有方框出現(xiàn)了，說明這是一個耦合線。但是它與誰耦合并沒有表明，需要再定義一個與它耦合的導線。在另一根導線上，單擊鼠標右鍵，打開傳輸線設置窗口。同樣選中Coupled區(qū)域中的Stackup單選按鈕，在彈出界面中有Coupling0003這樣的字樣，它是軟件自動給這個耦合區(qū)域起的名稱，單擊確定后，就已經(jīng)建立了兩條導線的耦合，即兩條傳輸線已被定義為一組差分對。如圖15-68所示。圖15-68 設置后的原理圖15.6.3 差分信號仿真下面針對上一節(jié)中建立的原理圖進行差分信號仿真。單擊工具欄中的圖標，打開數(shù)字示波器窗口，在O

47、peration中選擇Standard，在Driver waveform欄中選擇Edge和Falling edge，在IC modeling欄中選擇Typical。運行仿真，仿真波形如圖15-69所示。圖15-69 仿真波形其中，信號線的探針設置，即不同顏色代表的不同信號，如圖15-70所示。圖15-70 Probes對話框圖中的仿真結果表明差分信號的信號質量較差，為改變信號質量可以在差分線的驅動端串接電阻，并在接收端增加負載。采用端接技術，可以有效地改善差分信號的質量。有興趣的讀者可以嘗試端接并進行仿真，對比前后的波形變化。15.7 對網(wǎng)絡的LineSim仿真在一個PCB板設計過程中，時鐘信號是連線較多的，通過對時鐘網(wǎng)絡的LineSim介紹，可以了解網(wǎng)