《數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)(上) 》

1、 數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)（上）學(xué)院：信息與通信工程學(xué)院班級(jí)： 學(xué)號(hào)： 姓名： 班內(nèi)序號(hào)：日期：2015年05月31日 一、實(shí)驗(yàn)要求（1）實(shí)驗(yàn)?zāi)康?.熟悉用QuartusII原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真；2.掌握QuartusII圖形模塊單元的生成與調(diào)用；3.熟悉用VHDL語言設(shè)計(jì)組合邏輯電路和時(shí)序電路的方法；4.熟悉用QuartusII文本輸入法和圖形輸入法進(jìn)行電路設(shè)計(jì)；5.熟悉不同的編碼及其之間的轉(zhuǎn)換；6.熟悉計(jì)數(shù)器、分頻器的設(shè)計(jì)方法7.掌握VHDL語言的語法規(guī)范，掌握時(shí)序電路描述方法；8.掌握多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的原理及設(shè)計(jì)方法。9.熟悉實(shí)驗(yàn)板的使用。（2）實(shí)驗(yàn)所用儀器及元器件 1.計(jì)

2、算機(jī) 2.直流穩(wěn)壓電源 3.數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板（EPM1270T144C5）（3）實(shí)驗(yàn)內(nèi)容1. QuartusII 原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)2. 用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路3. 用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路4. 用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)相關(guān)電路二、四次實(shí)驗(yàn)的具體內(nèi)容實(shí)驗(yàn)一：實(shí)驗(yàn)內(nèi)容：QuartusII 原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)1.用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。 2.用實(shí)驗(yàn)內(nèi)容1中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試，要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信 號(hào)。 3.用3線-8

3、線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù)F，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。實(shí)驗(yàn)題目：第七章實(shí)驗(yàn) 1（1）、（2）、（3）必做，選做 VHDL 實(shí)現(xiàn)全加器實(shí)驗(yàn)設(shè)計(jì)的原理圖、VHDL代碼、仿真波形圖：1 半加器：原理圖： 仿真波形圖： 仿真波形圖分析:根據(jù)仿真波形對(duì)比半加器真值表，可以確定電路實(shí)現(xiàn)了半加器的功能。滿足了實(shí)驗(yàn)要求。2. 全加器：原理圖：仿真波形圖： 仿真波形圖分析：根據(jù)仿真波形對(duì)比全加器真值表，可以確定電路實(shí)現(xiàn)了全加器的功能，滿足了實(shí)驗(yàn)要求。3. 3線-8線譯碼器原理圖： 仿真波形圖： 仿真波形圖分析：觀察波形，可實(shí)現(xiàn)函

4、數(shù)F，滿足實(shí)驗(yàn)要求。實(shí)驗(yàn)二：實(shí)驗(yàn)內(nèi)容：用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路1. 數(shù)碼管譯碼器：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)3線8線譯碼器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。2. 8421 碼轉(zhuǎn)余 3 碼：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)8421碼轉(zhuǎn)換為余3碼的代碼轉(zhuǎn)換器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。3. 奇校驗(yàn)器：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)4位二進(jìn)制奇校驗(yàn)器，輸入奇數(shù)個(gè)1時(shí)，輸出為1，否則輸出0，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。實(shí)驗(yàn)題

5、目：（1）數(shù)碼管譯碼器（第七章實(shí)驗(yàn) 2（2）（2）8421 碼轉(zhuǎn)余 3 碼（第七章實(shí)驗(yàn) 3（2）（3）奇校驗(yàn)器（第七章實(shí)驗(yàn) 4（2）；實(shí)驗(yàn)設(shè)計(jì)的原理圖、VHDL代碼、仿真波形圖：1. 數(shù)碼管譯碼器：VHDL代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yimaqi IS PORT( a: IN STD_LOGIC_VECTOR(3 downto 0); b: OUT STD_LOGIC_VECTOR(6 downto 0); c: OUT STD_LOGIC_VECTOR(5 downto 0) );END yimaqi;ARCHITEC

6、TURE yimaqi_arch OF yimaqi ISBEGIN c b b b b b b b b b b b B B B B B B B B B B B=0000;END CASE;END PROCESS;END trans_ex3;仿真波形圖：仿真波形圖分析：當(dāng)A分別取得09對(duì)應(yīng)的8421碼時(shí)，輸出B輸出對(duì)應(yīng)的余3碼。滿足實(shí)驗(yàn)要求。3. 奇校驗(yàn)器VHDL代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY odd_parity ISPORT(A3,A2,A1,A0:IN STD_LOGIC; Y:OUT STD_LOGIC);END o

7、dd_parity;ARCHITECTURE behave OF odd_parity IS SIGNAL comb: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINcomb Y Y Y Y Y Y Y Y Y=0;END CASE; END PROCESS;END behave;仿真波形圖：仿真波形圖分析：當(dāng)輸入A3.A2.A1.A0中有奇數(shù)個(gè)1時(shí)，輸出Y=1。滿足實(shí)驗(yàn)要求。實(shí)驗(yàn)三：實(shí)驗(yàn)內(nèi)容：用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路1. 8421 十進(jìn)制計(jì)數(shù)器：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)帶異步復(fù)位的8421碼十進(jìn)制計(jì)數(shù)器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)版測(cè)試。要求用按鍵設(shè)定輸

8、入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。2. 分頻器：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)分頻系數(shù)為12，分頻輸出信號(hào)占空比為50%的分頻器。要求在QuartusII平臺(tái)上設(shè)計(jì)程序并仿真驗(yàn)證設(shè)計(jì)。3. 將1、2所設(shè)計(jì)的電路（分頻器的系數(shù)需要修改）和數(shù)碼管譯碼器 3 個(gè)電路進(jìn)行鏈接，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果實(shí)驗(yàn)題目： （1）8421 十進(jìn)制計(jì)數(shù)器（第七章實(shí)驗(yàn) 8（2）（2）分頻器（第七章實(shí)驗(yàn) 11（1）（3）將（1）、（2）和數(shù)碼管譯碼器 3 個(gè)電路進(jìn)行鏈接，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果實(shí)驗(yàn)設(shè)計(jì)的原理圖、VHDL代碼、仿真波形圖：1. 8421 十進(jìn)制計(jì)數(shù)器：VHDL代碼：LIBRARY IEEE;USE IEE

9、E.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk,clear:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count;ARCHITECTURE a OF count ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clkevent and clk=1)THEN IF clear=1 THENq_temp=0000; ELSIF q_te

10、mp=1001 THENq_temp=0000; ELSEq_temp=q_temp+1; END IF;END IF;END PROCESS;q=q_temp;END a;仿真波形圖：仿真波形圖分析：由圖易看出其計(jì)數(shù)周期為10，從09。分頻器：VHDL代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY div12 ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END div12;ARCHITEC

11、TURE a OF div12 IS SIGNAL tmp:INTEGER RANGE 0 TO 11;BEGIN p1:PROCESS(clear,clk) BEGIN IF clear=1 THENtmp=0; ELSIF clkevent AND clk=1 THEN IF tmp=11 THENtmp=0; ELSEtmp=tmp+1; END IF; END IF; END PROCESS; p2:PROCESS(tmp) BEGIN IF clkevent AND clk=1 THEN IF tmp6 THENclk_out=0;elseclk_outCLK,clear=CLEAR

12、,clk_out=clktmp); u2:count PORT MAP(clk=clktmp,clear=CLEAR,q=tmp); u3:seg7_1 PORT MAP(A=tmp,LED7S=OP,CAT=CAT);END behav;實(shí)驗(yàn)四:實(shí)驗(yàn)內(nèi)容：用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)相關(guān)電路1. 數(shù)碼管動(dòng)態(tài)掃描控制器：用VHDL語言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路，要求同時(shí)顯示“班級(jí)班內(nèi)序號(hào)”（120-11）這六個(gè)不同的數(shù)字圖形到六個(gè)數(shù)碼管上，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。實(shí)驗(yàn)題目：數(shù)碼管動(dòng)態(tài)掃描控制器、點(diǎn)陣行掃描控制器（二選一）實(shí)驗(yàn)設(shè)計(jì)的原理圖、VHDL代碼、仿真波形圖：1. 數(shù)碼管動(dòng)態(tài)

13、掃描控制器：原理圖： catout partoutclk tempclkVHDL代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led isport(clk: in std_logic;partout:out std_logic_vector(6 downto 0);catout: out std_logic_vector(5 downto 0);end led;architecture a of led issignal part: std_logic_vector(6 do

14、wnto 0);signal cat: std_logic_vector(5 downto 0);signal temp: std_logic;signal count: integer range 0 to 50000;beginp1:process(clk)beginif(clkevent and clk=1)thenif count=50000 thencount=0;temp= not temp;elsecount cat=011111;part cat =101111;part cat =110111;part cat=111011;part cat=111101;part cat=

15、111110;part cat=011111;part=0110000; -1end case;end if;end process p2;catout=cat;partout=part;end a;仿真波形圖：仿真波形圖分析：由仿真波形圖可以看出輸出值符合實(shí)驗(yàn)要求。選做題目:VHDL代碼：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GKY07P14 ISPORT( clk,clear:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(6 DOWNT

16、O 0); countout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END GKY07P14; ARCHITECTURE behave OF GKY07P14 IS SIGNAL q_temp:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL cnt,cnt1:INTEGER RANGE 0 TO 11; SIGNAL tmp:INTEGER RANGE 0 TO 15999; signal clk1:STD_LOGIC; beginp0:PROCESS(

17、clk,clear) BEGINIF clear=0 THEN tmp=0; ELSIF clkEVENT AND clk=1 THEN IF tmp=15999 THEN tmp=0; ELSE tmp=tmp+1; end if;end if;end process p0;p1:PROCESS(tmp) begin IF clkEVENT AND clk=1 THEN IF tmp1000 THEN clk1=0; else clk1=1; END IF; END IF; END PROCESS p1; p2:PROCESS(clk) BEGINIF(clkEVENT AND clk=1)

18、THEN IF(cnt=11)THEN cnt=0; ELSE cnt=cnt+1; END IF; END IF; END PROCESS p2;p3:PROCESS(clk1)BEGIN IF(clk1EVENT AND clk1=1)THEN IF(cnt1=11)THEN cnt1=0; else cnt1=cnt1+1; end if;end if;END PROCESS p3; p4:PROCESS(cnt,cnt1) BEGIN IF(clear=0)THEN q_tempq_tempq_tempq_tempq_tempq_tempq_tempq_temp=0000000;END CASE; end if;end process p4;q=q_temp; p5:PROCESS(cnt) begin IF(clear=0)THEN countcountcountcountcountcountco