電子線路課程設(shè)計(jì)報(bào)告

1、電子線路課程設(shè)計(jì)報(bào)告班級(jí)： 通信二班姓名： 張家慶學(xué)號(hào)： 1004220247手機(jī)：院： 電光學(xué)院指導(dǎo)老師：譚雪琴，姜萍實(shí)驗(yàn)時(shí)間：2012年11月12日至16日摘要報(bào)告內(nèi)容為設(shè)計(jì)一個(gè)具有清零、使能、頻率控制、相位控制、輸出多種波形(包括正余弦、三角波、鋸齒波、方波)、經(jīng)過D/A轉(zhuǎn)換之后能在示波器上顯示的直接數(shù)字頻率合成器并設(shè)計(jì)一個(gè)基于DDS的AM調(diào)制電路。直接數(shù)字頻率合成技術(shù)是一項(xiàng)非常實(shí)用的技術(shù)，它廣泛的應(yīng)用于數(shù)字通信系統(tǒng)。報(bào)告分析了DDS的設(shè)計(jì)原理和整個(gè)電路的工作原理，介紹了ROM查找表設(shè)計(jì)和相位累加器設(shè)計(jì)，還分別說明了各子模塊的設(shè)計(jì)原理和調(diào)試、仿真、編程下載的過程

2、。在試驗(yàn)中我們用到了QuartusII 7.2軟件。利用Quartus II完成設(shè)計(jì)、仿真等工作，并下載至smartSOPC實(shí)驗(yàn)平臺(tái)進(jìn)行硬件測(cè)試，通過示波器觀察輸出信號(hào)波形。實(shí)驗(yàn)結(jié)果與理論值相符，證明了DDS技術(shù)是一項(xiàng)非常實(shí)用的技術(shù),它可以廣泛應(yīng)用于數(shù)字通信系統(tǒng)。關(guān)鍵字：數(shù)字頻率合成、DDS、AM調(diào)制、QuartusII、smartSOPCAbstract The report tells Direct digital synthesizer can control using、reset、change frequency and phase、output various wave form(

3、including sine(cosine)， triangle wave， sawtooth， square waveform)，after conversion after also displayed on the oscilloscope and how to design an AM modeling circuit based on DDS。 Direct digital synthesizer technology is a useful subject ，its widely applied in digital communication。 Also，it analyzes

4、the theory and design about direct digital synthesize(DDS) and analyzed the principle of all work and explained the designing principle of different parts separately and describes the principle and features of DDS 。The realizing method of ROM finding-table and phase counter and introduced in detail。

5、 At the same time it introduced the debugging， simulating， compiling， programming。 with the help of QuartusII 7.0 we complete well。The design and simulation work is completed with the help of QuartusII. The final system circuit is downloaded to the smartSOPC platform to undergo hardware test. And th

6、e output wave can be seen through oscilloscope. The experiment result is close to the theoretical result. DDS is proved to be a quite useful technology which can be widely applied in digital communication system. Keywords: Direct digital synthesizer，AM module，QuartusII，smartSOPC 目錄一、 摘要2二、 實(shí)驗(yàn)?zāi)康募耙?三

7、、 電路設(shè)計(jì)原理6四、 各模塊設(shè)計(jì)原理71. 脈沖信號(hào)發(fā)生電路72. 頻率相位字輸入電路113. 同步寄存器 134. 相位累加器 165. 加法器 176. 控制字顯示電路 177. 頻率計(jì)及頻率顯示電路 208. 波形顯示電路及AM調(diào)制 249. 消顫電路 3210. 總電路33五、 調(diào)試仿真和編程下載 33六、 實(shí)驗(yàn)結(jié)論與總結(jié) 34二實(shí)驗(yàn)?zāi)康募耙?、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)使用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS)。2、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的內(nèi)容是使用DDS的方法設(shè)計(jì)一個(gè)任意頻率的正弦信號(hào)發(fā)生器，利用Quartus II完成設(shè)計(jì)、仿真等工作，并進(jìn)行硬件測(cè)試，通過示波器觀察輸出信號(hào)波形。3、實(shí)驗(yàn)要求

8、提高要求：（1）利用QuartusII軟件和SmartSOPC實(shí)驗(yàn)箱實(shí)現(xiàn)DDS的設(shè)計(jì)；（2）DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA芯片中的ROM實(shí)現(xiàn)，ROM結(jié)構(gòu)配置成4096×10類型；（3）具體參數(shù)要求：頻率控制字K取4位；基準(zhǔn)頻率fc=1MHz，由實(shí)驗(yàn)板上的系統(tǒng)時(shí)鐘分頻得到；（4）系統(tǒng)具有清零和使能的功能；（5）利用實(shí)驗(yàn)箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，能夠通過示波器觀察到正弦波形；（6）通過開關(guān)控制改變DDS的頻率和相位控制字，并能用示波器觀察加以驗(yàn)證；基本要求：（1）、通過按鍵（實(shí)驗(yàn)箱上的Si）輸入DDS的頻率和相位控制

9、字，以擴(kuò)大頻率控制和相位控制的范圍；(注意：按鍵后有消顫電路)（2）、在數(shù)碼管上顯示生成的波形頻率；（3）、設(shè)計(jì)能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器；（4）、基于DDS的AM調(diào)制器的設(shè)計(jì)；三、電路設(shè)計(jì)原理頻率預(yù)置與調(diào)節(jié)電路 作用：實(shí)現(xiàn)頻率控制量的輸入； 不變量K被稱為相位增量，也叫頻率控制字。累加器  相位累加器的組成= N位加法器+N位寄存器 相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加 注意：當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。DDS的輸出頻率為：f0=fCK/2NDDS輸出的最低頻率：K=1時(shí)，fC/2NDDS輸出的最高頻率：N

10、yquist采樣定理決定，即fC/2， K的最大值為2N-1 結(jié)論：只要N足夠大，DDS可以得到很細(xì)的頻率間隔。 要改變DDS的輸出頻率，只要改變頻率控制字K即可。 D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器的作用：把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。 低通濾波器 D/A轉(zhuǎn)換器的作用：濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的正弦波。 頻率和相位均可控制的具有正弦和余弦輸出的DDS核心單元電路示意圖如下圖所示： 四、各模塊設(shè)計(jì)原理1. 脈沖信號(hào)發(fā)生電路實(shí)驗(yàn)中使用到了1KHz、2Hz、1KHz、1MHz的時(shí)鐘信號(hào)，而實(shí)驗(yàn)板提供的脈沖信號(hào)為48MHz，所以對(duì)實(shí)驗(yàn)板原始信號(hào)進(jìn)行分頻得到需要的時(shí)鐘信號(hào)。本

11、實(shí)驗(yàn)考慮到實(shí)驗(yàn)的簡(jiǎn)潔性，對(duì)部分模塊采用VHDL語言進(jìn)行編譯，部分電路采用原理圖輸入。分頻器則是采用VHDL語言輸入簡(jiǎn)單易懂。具體程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fenpin ISPORT(CLK:IN STD_LOGIC; CLK1HZ:OUT STD_LOGIC; CLK2HZ:OUT STD_LOGIC; CLK1KHZ:OUT STD_LOGIC; CLK1MHZ:OUT STD_LOGIC );END fenpin;ARCHITECTURE beh OF fenpin ISSIGNAL COUNT1:INTE

12、GER RANGE 0 TO 24000000;SIGNAL COUNT2:INTEGER RANGE 0 TO 12000000;SIGNAL COUNT3:INTEGER RANGE 0 TO 24000;SIGNAL COUNT4:INTEGER RANGE 0 TO 24;SIGNAL CLK_1HZ:STD_LOGIC;SIGNAL CLK_2HZ:STD_LOGIC;SIGNAL CLK_1KHZ:STD_LOGIC;SIGNAL CLK_1MHZ:STD_LOGIC;BEGINCLK1HZ<=CLK_1HZ;CLK2HZ<=CLK_2HZ; CLK1KHZ<=C

13、LK_1KHZ;CLK1MHZ<=CLK_1MHZ;PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENIF COUNT1<24000000 THENCOUNT1<=COUNT1+1;ELSECOUNT1<=0;CLK_1HZ<=NOT CLK_1HZ;END IF;END IF;END PROCESS;PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENIF COUNT2<12000000 THENCOUNT2<=COUNT

14、2+1;ELSECOUNT2<=0;CLK_2HZ<=NOT CLK_2HZ;END IF; END IF;END PROCESS;PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THEN IF COUNT3<24000 THENCOUNT3<=COUNT3+1;ELSECOUNT3<=0;CLK_1KHZ<=NOT CLK_1KHZ; END IF; END IF;END PROCESS;PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' T

15、HENIF COUNT4<24 THENCOUNT4<=COUNT4+1;ELSECOUNT4<=0;CLK_1MHZ<=NOT CLK_1MHZ;END IF; END IF;END PROCESS;END beh; 封裝后模塊為：2.頻率相位字輸入電路 、頻率字輸入電路 本文采用按鍵使頻率輸入字依次增大的方法，以擴(kuò)大頻率控制和相位控制的范圍；(注意：按鍵后有消顫電路)。具體電路如下圖所示： 每次按鍵K2一次，步長(zhǎng)增加1，電路并設(shè)有清零端K2，方便頻率控制字的輸入。 頻率字輸入電路的封裝后模塊為：、相位字輸入電路 相位字的輸入與頻率字設(shè)計(jì)思路一致，也是通過鍵入使相位增

16、大。設(shè)計(jì)電路把一個(gè)周期分為16份，即按鍵16次相位平移一個(gè)周期。具體電路如下圖所示： 同理，K3為清零端，K4為相位字控制端，每按鍵一次74161接收到一個(gè)時(shí)鐘信號(hào)，相位增加/8。 相位字輸入電路的封裝后模塊為：3. 同步寄存器 為保證頻率字輸入與相位字輸入的穩(wěn)定性，應(yīng)在字輸入后加一個(gè)同步寄存器，具體原理圖如下圖所示：in11.0是輸入的控制字電路輸出，使控制字通過一個(gè)寄存器后，輸出out11.0更加穩(wěn)定。同步寄存器封裝后如下: 為使電路圖簡(jiǎn)潔，將頻率字輸入和相位字輸入與寄存器封裝在一起，形成一個(gè)獨(dú)立的模塊。具體電路圖如下：頻率字輸入+寄存器相位字輸入+寄存器封裝后的模塊分別為：4. 相位累加

17、器相位累加器由12位加法器與12位寄存器級(jí)聯(lián)構(gòu)成。每來一個(gè)時(shí)鐘脈沖，加法器將頻率控制字與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器的上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋至加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘作用下，進(jìn)行相位累加。當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。原理圖如下：原理圖如下所示：封裝后模型為：5.加法器相位累加器輸出與相位控制字相加的12位加法器可由3個(gè)7483的4位加法器級(jí)聯(lián)而成。其實(shí)這就是12位相位累加器的一部分。具體原理圖如下：封裝后模型為：6.控制字顯

18、示電路此模塊用于用數(shù)碼管顯示出頻率控制字與相位控制字，方便實(shí)驗(yàn)過程中的調(diào)試。.選擇控制字的顯示對(duì)象此電路通過用開關(guān)K5控制數(shù)碼管的顯示的是頻率控制字還是相位控制字。當(dāng)K=0時(shí)，顯示頻率控制字；當(dāng)K=1是，顯示相位控制字。具體電路如下：.二進(jìn)制轉(zhuǎn)換BCD碼由于控制字的輸入為二進(jìn)制，而數(shù)碼管顯示的形式為BCD碼形式顯示，所以要加一個(gè)二進(jìn)制轉(zhuǎn)BCD碼電路，具體實(shí)現(xiàn)如下：.字顯示電路將轉(zhuǎn)換后的BCD碼顯示在數(shù)碼管上。通過用開關(guān)K5控制數(shù)碼管的顯示的是頻率控制字還是相位控制字。當(dāng)K=0時(shí)，顯示頻率控制字；當(dāng)K=1是，顯示相位控制字。具體電路如下：.字顯示總電路將上面三個(gè)電路分別封裝為xuanpin、2t

19、oBCD和xianword并將三個(gè)電路連接起來得到在顯示總電路如下圖： 字顯示總電路圖封裝后模塊為：7.頻率計(jì)及頻率顯示電路此模塊功能為測(cè)試出輸出波的頻率并能通過數(shù)碼管顯示出來。.頻率計(jì)頻率計(jì)采用VHDL編輯語言輸入更加簡(jiǎn)潔方便，具體源代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PINLVJI ISPORT(CLK_2HZ:IN STD_LOGIC;CHECK:IN STD_LOGIC;FREQ1:OUT STD

20、_LOGIC_VECTOR(3 DOWNTO 0);FREQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);FREQ3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);FREQ4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);FREQ5:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END PINLVJI;ARCHITECTURE BEH OF PINLVJI ISSIGNAL FREQ_TEMP:INTEGER;SIGNAL FREQ:INTEGER:=0;BEGINPROCESS(CHECK,CLK_2HZ)B

21、EGIN IF FALLING_EDGE(CLK_2HZ) THEN FREQ<=FREQ_TEMP;END IF; IF CLK_2HZ='0' THEN FREQ_TEMP<=0; ELSE IF RISING_EDGE(CHECK) THEN FREQ_TEMP<=FREQ_TEMP+1; END IF; END IF;END PROCESS;FREQ1<=CONV_STD_LOGIC_VECTOR(FREQ MOD 10 ,4);FREQ2<=CONV_STD_LOGIC_VECTOR(FREQ/10 MOD 10 ,4);FREQ3<

22、;=CONV_STD_LOGIC_VECTOR(FREQ/100 MOD 10 ,4);FREQ4<=CONV_STD_LOGIC_VECTOR(FREQ/1000 MOD 10 ,4);FREQ5<=CONV_STD_LOGIC_VECTOR(FREQ/10000 MOD 10 ,4);END BEH;封裝后：.頻率顯示電路頻率顯示電路也是采用動(dòng)態(tài)顯示譯碼，具體原理與字顯示譯碼類似。具體電路圖如下：封裝后模塊：.總動(dòng)態(tài)顯示電路將字顯示電路與頻率顯示電路組成一個(gè)電路，用開關(guān)K6控制數(shù)碼管的顯示的是頻率控制字還是相位控制字。當(dāng)K=0時(shí)，顯示控制字；當(dāng)K=1是，顯示頻率。具體電路如下：

23、封裝后：8.波形顯示電路及AM調(diào)制. rom文件的生成本次實(shí)驗(yàn)采用excel表格生成各個(gè)函數(shù)的數(shù)據(jù)，并將數(shù)據(jù)復(fù)制，直接粘貼到用QuartusII新建的memory Initialization File中就可生成mif格式的ROM文件。用記事本打開正弦波的數(shù)據(jù)如下所示：實(shí)驗(yàn)中一共用到的ROM有正弦波SINROM、余弦COSROM、三角sanjiaoROM、鋸齒juchiROM以及用于AM調(diào)試的AMROM，其中調(diào)制信號(hào)為三角波。各生成模塊如下圖所示：.10D觸發(fā)器為了讓ROM中輸出的數(shù)據(jù)更加穩(wěn)定，使示波器生成的波形更加光滑，在數(shù)據(jù)從ROM中輸出后接觸發(fā)器。具體實(shí)現(xiàn)電路如下：封裝后：.圖形輸出電路

24、實(shí)驗(yàn)總共要看到正弦波、余弦波、三角波和鋸齒波四種波形，而示波器只有兩路輸出，因此要用控制開關(guān)K7控制示波器的顯示波形。當(dāng)K=0時(shí)，輸出為正弦波和余弦波；當(dāng)K=1是，輸出為三角波和鋸齒波。具體電路如下：封裝后：當(dāng)K7=0時(shí)，示波器輸出如下圖：改變相位控制字，示波器顯示如下所示：改變頻率控制字，示波器如下所示：當(dāng)K7=1時(shí)，示波器輸出如下圖：.AM調(diào)制電路調(diào)幅信號(hào)需要一個(gè)固定不變的頻率控制字，所以另外設(shè)計(jì)一個(gè)累加器，步長(zhǎng)為1。電路圖如下：封裝為：另外，調(diào)制相當(dāng)于用調(diào)制信號(hào)控制輸入信號(hào)的幅度，類似于乘法器個(gè)功能，用VHDL實(shí)現(xiàn)，用控制開關(guān)K8控制示波器CH2的顯示波形。當(dāng)K=0時(shí)，輸出為正常波形；當(dāng)

25、K=1是，輸出為三角波為調(diào)制信號(hào)的調(diào)制波形。具體電路如下：代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TIAOFU ISPORT( SWITCH:IN STD_LOGIC; DATAIN1:IN STD_LOGIC_VECTOR(9 DOWNTO 0); DATAIN2:IN STD_LOGIC_VECTOR(9 DOWNTO 0);DATAOUT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)

26、;END TIAOFU;ARCHITECTURE BEH OF TIAOFU ISSIGNAL DATA_TEMP:INTEGER;BEGINDATA_TEMP<=CONV_INTEGER(DATAIN1)*CONV_INTEGER(DATAIN2)/1023;DATAOUT<=CONV_STD_LOGIC_VECTOR(DATA_TEMP,10) WHEN (SWITCH='1') ELSE DATAIN2;END BEH;封裝后：AM調(diào)制電路的電路形式如下：當(dāng)K8=0時(shí)，輸出為正常波形。當(dāng)K8=1，K7=0時(shí)，調(diào)制信號(hào)為正弦波，示波器輸出如下所示：當(dāng)K8=1，K

27、7=0時(shí)，調(diào)制信號(hào)為鋸齒波，示波器輸出如下所示：9. 消顫電路 為了防止通過開關(guān)輸入信號(hào)是的抖動(dòng)，必須在輸入開關(guān)之前加一個(gè)消顫電路。消顫電路原理圖及封裝如下： 由于實(shí)驗(yàn)需要用到8個(gè)開關(guān)，為了電路簡(jiǎn)潔，故把八個(gè)消顫電路封裝在一起，形成總電路需要的總消顫電路，封裝模塊如上圖右。10.總電路將上面所有電路連接在一起就構(gòu)成了實(shí)驗(yàn)的總電路。具體電路如下五、調(diào)試仿真和編程下載在EDA實(shí)驗(yàn)中，電路設(shè)計(jì)是第一步也是最為關(guān)鍵的一步，電路設(shè)計(jì)完成后，還要對(duì)已完成的電路圖保存后進(jìn)行調(diào)試，檢查有無出錯(cuò)的地方，比如線路定義出錯(cuò)，引腳未定義等軟件能檢查出來的錯(cuò)誤，這是最基本的檢查，只能檢查出一些語法運(yùn)用的錯(cuò)誤。然后還要對(duì)其進(jìn)行波形仿真驗(yàn)證，來檢查電路設(shè)計(jì)的正確與否，直至調(diào)試的仿真圖完全正確為止，仿真得到的波形圖在各個(gè)模塊的論證時(shí)已經(jīng)給出。波形仿真完成后，就要下載到實(shí)驗(yàn)箱上進(jìn)行驗(yàn)收。下載方法比較繁瑣，通常要設(shè)置一些程序的初始值、使能端等，但這是必須的一步，否則可能燒壞實(shí)驗(yàn)箱上的某些原件，造成較大的損失。將程序下載至FPGA芯片之前，還要進(jìn)行管