基于FPGA的QPSK調(diào)制解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn)

1、基于FPGA的QPSK調(diào)制解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn)數(shù)字調(diào)制信號(hào)又稱為鍵控信號(hào)，調(diào)制過(guò)程可用鍵控的方法由基帶 信號(hào)對(duì)載頻信號(hào)的振幅、頻率及相位進(jìn)行調(diào)制，最基本的方法有3種: 正交幅度調(diào)制（QAM）、頻移鍵控（FSK）、相移鍵控（PSK）.根據(jù)所處理的基帶信號(hào)的進(jìn)制不同分為二進(jìn)制和多進(jìn)制調(diào)制（M進(jìn)制）.多進(jìn)制數(shù)字調(diào)制與二進(jìn)制相比，其頻譜利用率更高.其中QPSK（即4PSK）是MPSK（多進(jìn)制相移鍵控）中應(yīng)用最廣泛的一種調(diào)制方式。1 QPSK簡(jiǎn)介QPSK信號(hào)有00、01、10、11四種狀態(tài)。所以，對(duì)輸入的二進(jìn)制序列,首先必須分組，每?jī)晌淮a元一組。然后根據(jù)組合情況，用載波的四 種相位表征它們。QPSK信號(hào)實(shí)

2、際上是兩路正交雙邊帶信號(hào)，可由圖1所示方法產(chǎn)生。QPSK信號(hào)是兩個(gè)正交的2PSK信號(hào)的合成，所以可仿照2PSK信號(hào)的相平解調(diào)法，用兩個(gè)正交的相干載波分別檢測(cè) A和B兩個(gè)分量,然后還原成串行二進(jìn)制數(shù)字信號(hào)，即可完成QPSK信號(hào)的解調(diào)，解調(diào)過(guò) 程如圖2所示。圖1 QPSK信號(hào)調(diào)制原理圖%積分抽樣判決COSJcf樓收悟號(hào)V輸岀S稅分抽樣判決圖2 QPSK信號(hào)解調(diào)原理圖2 QPSK調(diào)制電路的FPGA實(shí)現(xiàn)及仿真 2.1基于FPGA的QPSK調(diào)制電路方框圖基帶信號(hào)通過(guò)串/并轉(zhuǎn)換器得到2位并行信號(hào)，四選一開(kāi)關(guān)根據(jù)該數(shù)據(jù)，選擇載波對(duì)應(yīng)的相位進(jìn)行輸出，即得到調(diào)制信號(hào)，調(diào)制框圖如圖3所示。圖3 QPSK調(diào)制電路框

3、圖系統(tǒng)頂層框圖如下迥*咋-氣圖中輸入信號(hào)elk為調(diào)制模塊時(shí)鐘，start為調(diào)制模塊的使能信號(hào),x為基帶信號(hào)，y是qpsk調(diào)制信號(hào)的輸出端，carrier【3.0】為4種不同相位的載波，其相位非別為0、90、180、270度，鎖相環(huán)模塊用來(lái) 進(jìn)行相位調(diào)節(jié)，用來(lái)模擬通信系統(tǒng)中發(fā)送時(shí)鐘與接收時(shí)鐘的不同步startl為解調(diào)模塊的使能信號(hào)。y2為解調(diào)信號(hào)的輸出端。2.2調(diào)制電路VHDL程序程序說(shuō)明信號(hào)yy載波相位載波波形載波符號(hào)“ 00”0°f3“ 01”90°f2“ 10”180°f1“ 11”270°1 1f0在quartus ii下的仿真結(jié)果總體結(jié)果如下圖所

4、示iDOn.I 9 » HwM PBVJ JlKtl* V*' j 覇I 茁 F gER HPMilAdlK*d11 Dm£mCpifrJiSDial4>皿1*PE*F9 <«rh4B A口.M ； AS-dAi-i d-hrllj Oui J4r4j'cur urt DI0 =FTE0 n1 E-L U 4 U DL HlZuc5 nLJ.IJru» ”T 士L 干-* «jULruvmKnjinnJmnimnnnnnnmrLrjimruwuinnnjuuuuijinnnrLmnr rLnnnJWuuwmrLnJL

5、njuuTJuuifL_'TmwLnrmfUTnnnnTuuuuLmwmrLnjmnrLTLj juuuuuuuuvuuirjrnmnrLnjuuuuuuuvuinjuuvuuvuL譏 i!nnrnnEirmitpynrfninrnrTiimnirnPYTirayiTTCTTifn?nninnrTmiivsitipmTm4 hdl 4 DaZiMi11. jMih. I 0 ErTod IP*. I.”1 n a I T g s “=» 3|H d M局部放大圖如下En£QD Q XT jbj p « 卩 n 卿 P» COlpu gaol au

6、. 1 ra 自忙n T2D.Q tUlflo. »?卩 h 曲 pm J >，樣 n I £ vc電 U PI'll''nUhhvlTnmuLr-mTruuumnjirumjmnumjmjiTUTmLWTjTRjwTTjuuuuumnjiwvmnjTjLmjmO >Lii-rk<tCBriH-b c-sei lerEZ】 c-i iU】 f-rU ffl Tai3 QPSK解調(diào)電路的FPGA實(shí)現(xiàn)及仿真3.1 QPSK解調(diào)電路方框圖當(dāng)調(diào)制為低電平時(shí)，譯碼器1根據(jù)記數(shù)器輸出值，送入加法器相應(yīng)的數(shù)據(jù)。加法器把運(yùn)算結(jié)果送到寄存器，譯碼器2

7、根據(jù)寄存器數(shù)據(jù)通過(guò)譯碼，輸出兩位并行信號(hào)，該信號(hào)再通過(guò)并/串轉(zhuǎn)換即可得到解調(diào)后的基帶信號(hào)，調(diào)制框圖如圖4所示。圖4 QPSK解調(diào)電路框圖3.2解調(diào)電路VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity PL_MPSK2 ispo rt(clk:in std_logic;-系統(tǒng)時(shí)鐘start:in std_logic;-同步信號(hào):in std_logic;-調(diào)制信號(hào):out std_logic);-基帶信號(hào)end

8、 PL_MPSK2;-計(jì)數(shù)器-加法器architecture behav of PL MPSK2 issig nal q:i nteger range 0 to 7;sig nal xx:std_logic_vector(2 dow nto 0);signal yyy:std_logic_vector(1 downto 0);-2 位并行基代信號(hào)寄存器signal yy:std_logic_vector(2 downto 0);-寄存 xx 數(shù)據(jù)begi np rocess(clk)beg inif clk'eve nt and clk='1' the nif star

9、t='0' the n qv=0;elsif q=0 the nq<=1;yy<=xx； y<=yyy(0);-把加法計(jì)數(shù)器的數(shù)據(jù)送入yy寄存器if x-0' thenXXV二"001"-調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“ 00Telsexx<="000"end if;elsif q=2 the n q<=3;if x-0' thenxx<=xx+"001"-調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“ 00Tend if;elsif q=4 the n q<

10、=5; y<=yyy(1);if x-0' thenxx<二xx+"010"-調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)“ 010”end if;elsif q=6 the n q<=7;if x-0' thenxx<=xx+"011"-調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)“ 011”end if;else q<=q+1;end if;end if;end p rocess;p rocess(yy)-此進(jìn)程根據(jù)yy寄存器里的數(shù)據(jù)進(jìn)行譯碼beg inif clk='1' and clk'e

11、ve nt the nif yy二"101" then yyy<="00"-yy寄存器“ 101 ”對(duì)應(yīng)基帶碼“ 00”elsif yy二"011" then yyy<="01"-yy寄存器“ 011”對(duì)應(yīng)基帶碼“ 01”-yy寄存器“ 010”對(duì)應(yīng)elsif yy二"010" then yyy<="10"基帶碼“ 10”-yy寄存器“ 100”對(duì)應(yīng)elsif yy二"100" then yyy<="11"基帶碼

12、“11”else yyy<="00"end if;end if;end p rocess;end behav使用FPGA實(shí)現(xiàn)QPSK調(diào)制解調(diào)電路，多進(jìn)制數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合使得通信系統(tǒng)的性能得到了迅速的提高。系統(tǒng)聯(lián)調(diào)的全局仿真圖如下斡*Fp 昶 I.B U L_t； li £ bfl -JI 3 * ti J 塀尅嘴轉(zhuǎn)如 5 聘3璋吃Bl口 T uJ T 即刎輸S鮎® 9 6,410 D U忡*? rJ"LrlTtC 曰 ：w"I;”杠 -fVTiirSl -GIFTS hL】 I = EV-lJH-fD o -Jj=_

13、r"-L_r1_|II:ILJIITH r-L_iL_rjTLnmrwLnrTT juinmn 一 rmimjUKUTJin JULnjTjiJinrLT-rwmrTJUUirLnj嘰ruL nrn.rLn.nrji r JI r1 III1D IIr1 ! II!nTFFM ini II nnVFFTP R"RIRIP 'IIIR'ilR"-HI n TTTi HI - E HI ITl n ITTl imdn II rfTTTTiWKftrt If FF. n iTil T PI f W R F11 IRM' 'liTTTill

14、 PII" (IIIT!Miin#liT -TIRIA_rmnnnn£iriimnmrinnnnnnnnnnnnnnmrLnnnnnrnnnnnnnnrvimnrmrmjuuLruuLr _nruni-nJinJLn r n ruLrL/ULniLrinmuwnnrLJimujTnnTin rui 匚 m n .価苗nruinRnnnrvLnna n _rmTiJiTi_rLn_m_fuirLJTn_wi_nnArLnjmmjuirLnjVLrLrLn_rLWuui_rLnWLn_njui7iArmnAnnnj rLrLnnnrmTLnnnnnrLnnnnnnrmjLnjmmTuiwLnjuuimmnrjmjuuuLnOiJijuLnjuiTuiS ZEDdBSOBIXngagDOB r. b J J ri. _ki JI bJ血 艾 俎 VTjmrnTP3 _ jCPU-xnrniT lu ju科局