LVDSLVPECLCML之間的電路和參數(shù)

1、LVDS到LVPECL信號之間的連接LVDS到LVPECLL得連接也分為直流耦合和交流耦合兩種方式。直流耦合方式:LVDS到LVPECL得直流耦合結(jié)構(gòu)中需要加一個電阻網(wǎng)絡，該電阻網(wǎng)絡完成直流電平得轉(zhuǎn)換。LVDS輸出電平為，LVPECL得輸入電平為。LVDS的輸出是以地為基準，而 LVPECL的輸入是以電源為基準， 這就要求考慮電阻網(wǎng)絡時應注意輸出電位不應對供電電源敏感;一個問題是需要在功耗和速度方面折衷考慮,如果電阻阻值取的比較小,可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動影響；還有一個問題就是要考慮電阻網(wǎng)絡與傳輸線的匹配。電阻轉(zhuǎn)換網(wǎng)絡如下所示:L；PE2L

2、LVDS到LVPECL的轉(zhuǎn)換需要滿足如下方程式。Vd Vcc 1.2 VPl 1 F R3FLi + F"m滄乩宀）-滄一】宀；f59 ER1 + R2 + R3R2 » R3電壓 VCC在時,解上面方程得：R1=374ohm R2=249ohm R3=402ohm VA= VB=,RIN=49ohm Gain=。LVDS得最小差分輸出信號擺幅為500mV在上面結(jié)構(gòu)中加到LVPEClL俞入端得信號擺幅變?yōu)?310mV該幅度低于LVPECL的輸入標準。但大多數(shù) LVPECL電路輸入端有較高的增益。耦合方式如下所示。EtCtl'.U!/Zz H3S1交流耦合方式：-3.

3、齊<前R23.費H3LVP ECL芯片內(nèi)有直流偏置情況:'Ll JVTffLVPECL芯片內(nèi)沒有直流偏置情況:arrzJiii;l_W 二32 ClISCI tJ>LVPECL信號到LVDS信號之間的連接LVPECL到LVDS的連接方式有直流耦合和交流耦合兩種方式。直流耦合方式:LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個電阻網(wǎng)絡，設計網(wǎng)絡時需要考慮以下幾點：首先，我們知道當負載是50ohm接到VCC-2V時，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡應該與最優(yōu)負載等效;然后我們還要考慮該電阻網(wǎng)絡引入的衰減不應太大，LVPECL輸出信號經(jīng)衰減后仍能落在LVDS的

4、有效輸入范圍內(nèi)。注意LVDS的輸入差分阻抗為looohm或者每個單端到虛擬地為50ohm該阻抗不提供直流通路，這里意味著LVDS俞入交流阻抗與直流阻抗不等。分壓電阻網(wǎng)絡如下所示:rii'QU要完成由LVPECL到LVDS的邏輯轉(zhuǎn)換，需要滿足如下方程式。黃mi 門氏 * P3 7 % 口 M :（二Ft火愆門宦1 PJ） 5；匚E3 ； / 前GaiD7-±心* 氏351L解方程得：R1=182ohm R2=48ohmR3=48ohm VA=, RAC= RDC亍 Gain=。連LVPECL到LVDS的交流耦合如下圖所示,LVP ECL的輸出端到地需加直流偏置電阻(142ohm

5、到200ohm),同時信號通道上一定要串接50oh m電阻，以提供一定衰減。LVDS的輸入端到地需加5Kohm電阻，以提供近似的共模電壓。LVPECL與LVPECL信號之間的連接LVPECL與 LVPEClLt號之間的連接分為直流耦合方式和交流耦合方式兩種。直流耦合方式:直流耦合時，LVPECL負載一般考慮是通過 50ohm接到Vc(-2V的電源上，一般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡做等效電路。等效網(wǎng)絡如下圖所示:上圖中，各器件應滿足如下方程式:Vuc M V = V"cL r_iFU ' g 二El P.2=50 Q?.l - FL脾丄面力程組.衍喇：在

6、供電時，電阻按 5%精度選取，R1為130ohm R2為82ohmo而在5V供電時,R1 為 82ohm R2 為 130ohm.如下圖所示:交流耦合方式:LVPECL在交流耦合輸出到 50ohm的終端負載時，要考慮LVPECL的輸出端加一直流偏置電阻。LVPECL的輸出工模電壓需固定在，在選擇直流偏置電阻時僅需該電阻能夠提供14mA到地的通路，這樣 R1=/14mA在供電時，R1=142ohm 5V供電時，R1=270ohm然而這種方式給出的交流負載阻抗低于50ohm,在實際應用種，供電時，R1可以從142ohm到200ohm之間選取，5V供電時，R1可以從270ohm到350ohm之間選取

7、，原則是讓輸出波形達到最佳。交流耦合方式如下圖所示:R1fln22E2JU応°KI上圖中應滿足如下公式:良3 * Vcc*. VecF2 I- F-K2 / Fl 3 = 5率解耳到：由上面的公式可知,此種耦合方式的直流功耗比較大，如果對功耗有要求時，可以用(b)所示電路。計算如下:E.3 «畑,rR2 ； / R-：- / / 50 Q 50 <3RSKIR工通常選：R2 2*7 and FJ - 4.3 也2 J.3R2 - 2.7 iCQ 有nd E? - - rr? + 5 V 供IWLVP ECL交流耦合另外有兩種改進結(jié)構(gòu)，一種是在信號通路上串接一個電阻，從

8、而可以增大負載阻抗使之接近50ohm另一種方式是在直流偏置通道上串接電感，以減小該偏置通道影響交流阻抗。LVPECL信號原理，也就是低壓正發(fā)射極耦合LVPECL即卩 Low Voltage Positive Emitter-Coupie Logic邏輯，使用或電源，LVPECL是由PECL演變而來的,PECL即卩 Positive Emitter-Coupie Logic，也就是正發(fā)射極耦合邏輯的意思，使用電源，而PECL是由ECL演變而來的，ECL即Emitter-CoupieLogic，也就是發(fā)射極耦合邏輯,ECL有兩個供電電壓 VCc和Vee。當Vee接地時，V3C接正電壓時，這時的邏輯

9、稱為PECL當當V3C接地時，Vee接負電壓時，這時的邏輯成為NECL Vee般接電源；一般狹義的ECL就是指NECLPECLVcC-5.0(V. VEE = 0 WLVPECLVQC = 3 3V VcEE = 0'DV2 陽reaVCC - 2 W, VCE = 0 iDVVCc = O.(W. VtE - -2.5VLVMECLVCC = Dg VtE = -J 3VRECL-DVECL分類:ECL/PECL/LV PECL 邏輯的優(yōu)點:1.輸出阻抗低（68ohm），輸出阻抗高（可以看作無窮大），所以驅(qū)動能力特別強,它可以驅(qū)動50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的

10、改變。由于驅(qū)動能力強，所以支持更遠距離的傳輸，所以背板走線或長線纜傳輸基本上都使用ECL邏輯。2.ECL器件對電壓和溫度的變化不如TTL和CMOS器件敏感,ECL時鐘驅(qū)動器產(chǎn)生的各路時鐘的并發(fā)性更好，skew更小。3.相對于同為差分信號的 LVDS ECL支持的速率更高，受工藝的限制，LVDS的邏輯很少有高于的應用，而 ECL可以應用高于10GHz的場合，可以說，高于 5GHz的場合，基本上是ECL和CML的天下。在所有的數(shù)字電路中，ECL的工作速度最高，其延時小于1ns,在中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設備中應用4.對傳輸線阻抗的適應范圍更寬。LVDS屬于電流型驅(qū)動，其終端的100

11、ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號的擺幅，終端電阻的阻值必須取100ohm,為了保證較好的信號完整性，LVDS的傳輸線阻抗也必須精確控制在50ohm否則容易產(chǎn)生反射等 SI問題。ECL/PECL/LV PECL 邏輯的缺點:跟它的優(yōu)點一樣，ECL的缺點也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ECL電路的邏輯擺幅只有，直流噪聲容限只有200mV可以說，ECL的高速性能是用高功耗、低噪聲容限為代價換來的。PECL的標準輸出負載是 50ohm至VCC-2V的電平上，在這種負載條件下，OUT+與OUT的靜態(tài)電平典型值為， OUT+與OUT-的輸出電流為14mAPECL的輸

12、出電路結(jié)構(gòu):OCT.v(.< rvrccL : :r如PECL的輸入是一個具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到，這樣允許的輸入信號電平動態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使用時直 接連接即可，有的芯片沒有加，使用時需要在芯片外部加直流偏置。PECL的輸入電路結(jié)構(gòu):PECL的邏輯電平指標:出丈値單e輸扔菇電屮Ta=0T：-'S5tVee-0- E3VTa=-OrVce-1-D3aVec-0- BSVVc-1. 6Vcc-1.6?VT=-OVVcc-l. E3Vcc-boaV輸人fir也Fv«-n&V£C-O. EgV愉人K電Fg-

13、1. 81Vcc-L.1$VLVDS言號原理的縮寫，是當今流行最廣泛的低壓LVDS 即 Low Voltage Differential Signaling差分信號之一，它具有功耗低、抗擾性好，最新的LVDS標準能夠?qū)崿F(xiàn)3Gb ps以上的數(shù)據(jù)速率。LVDS信號的擺幅只有 350mV LVDS線驅(qū)動器的輸入電平對于邏輯0為到、對于邏輯1為到。和之間的輸入電平公平定義，這意味著驅(qū)動的開關(guān)轉(zhuǎn)換閾值電平也未定義。工業(yè)標(V) ii功耗LVDSTIAjEIA-e443.125 Gbps± 31 irnV低LVPECLNi'AIQ* Gbps+ eOOimV叩等-戰(zhàn)CWLNrAId-t

14、Gbps:AM mVmwElA 毎250 Mt3p<i，:550 mV11BiVDSN/AWOMtjps± 650 mV14LVDS驅(qū)動器中含有一個的電流源，接收端的輸入阻抗很高，所以，整個電路電流全部流過100Q垮接電阻，于是在垮接電阻上產(chǎn)生了350mV的電壓。改變電流的方向即可在垮接電阻上產(chǎn)生相反方向的電壓，以這種方式來產(chǎn)生邏輯1 和 0。 JM»V<a'LVDS的優(yōu)點:晶體管不斷開合造成的EMI干擾。1.由于LVDS的電流源始終導通，此特性可以消除開關(guān)噪聲帶來的尖峰和大電流2.3.LVDS差分線中傳輸?shù)碾娏飨嗤较蛳喾?，產(chǎn)生的EMI很低。差分線的

15、間距很短，受到的干擾一樣，所以在接收端進行差模運算后，干擾正好抵消。CML與 CML信號的連接:CMLCML到CML之間的連接分為兩種情況，當收發(fā)兩端的器件使用相同的電源時,以避免在較長連0或連1情況出到CML可以采用直流耦合方式，這時不需要加任何器件；當收發(fā)兩端器件采用不同電源時,般要考慮交流耦合， 注意這時選用的耦合電容要足夠大,現(xiàn)時，接收端差分電壓變小。交流耦合:&LVDS到LVDSB號的連接:因為LVDS的輸入與輸出都是內(nèi)部匹配的，所以LVDS間的連接可以直接連接。HHQ|期CML與LVDS的連接:般情況下，實際應用中沒有 CML和 LVDS進行互聯(lián)的情況，因為LVDS通常用作

16、并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為 155MHz 622MHz或，而CML常用來做串行數(shù)據(jù)的傳輸，傳輸速率為或10GHz作為特殊情況，下面給出他們互聯(lián)的解決方案。LVDS到CML的連接:CML到LVDS的連接:5X0LVPECL與 CML的連接有直流和交流兩種耦合方式。交流耦合方式:142ohm在LVPECL的兩個輸出端各加一個到地的偏置電阻，電阻值選取范圍可以從到200ohmo如果LVPECL的輸出信號擺幅大于 CML的接收范圍，可以在信號通道上串接一個25ohm的電阻，這時CML輸入端的電壓擺幅變?yōu)樵瓉淼谋?。交流耦合方式如下圖所示:直流耦合情況:該電平轉(zhuǎn)換網(wǎng)絡的在LVPECL到CML的直流耦合連接

17、方式中需要一個電平轉(zhuǎn)換網(wǎng)絡,作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡引入的損耗要 小，以保證LVPECL的輸出經(jīng)過衰減后仍能滿足 CML輸入靈敏度的要求；另外還要求來自LVPECL端看到的負載阻抗近似為 50ohno下圖為電平轉(zhuǎn)換網(wǎng)絡。+ 3, Ek；Rl&0QLTPKLR：二:MAS3S花該電阻轉(zhuǎn)換網(wǎng)絡必須滿足如下方程式:Vn V-r 2.0 VfC - RJ ；y （R3 + 50 ,.¥弋-珀"亍0 旦-V%1,3 V）'Ve = Vcc - 0二 V =£U（13且j卜'二 二迫二 Ri .，/ R

18、2 / / fF 3（即"；）二 50 匕 5=但）求解上面的方程組，得到R1=182ohmR2=82ohm, Va=, V b=, Gain=, Zin=49ohm 。直流耦合方式如下圖所示:CML即Current Mode Logic ，也就是電流模式邏輯，CML電路主要靠電流驅(qū)動，可以說CML是所有高速數(shù)據(jù)接口形式中最簡單的一種,它的輸入與輸出是匹配好的，從而減少了外圍器件，使用時直接連接就可以，基本上不需要在IC外面做匹配，此特點使單板硬件設計更簡單，單板看起來更簡潔，CML的擺幅較小,功耗比較低。CML輸出結(jié)構(gòu):2強!$怕J.7-XT-CML輸出若 CML輸出采用交流耦合至 50ohm負載，這時的直流阻抗由集電極電阻決定，為50ohmCML輸出工如上圖所示，CML的輸出電路形式是一個差分對，該差分對的集電極電阻為50ohm,輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極 到地的恒流源典型值為 16mA假定CML的輸出負載為一 50ohm上拉電阻，則單端信號的擺幅為Vcc 。在這種情況下，差分輸出