基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)

1、 課程設(shè)計(jì) (論文 說明書題 目:基于 FPGA 的數(shù)字電子時(shí) 鐘設(shè)計(jì)院 (系 :信息與通信學(xué)院專學(xué)生姓名:學(xué) 號(hào):0900240115指導(dǎo)教師:職2012 年 12 月 25 日一、所用設(shè)備與器材1.1儀器設(shè)備使用儀器設(shè)備有 FPGA DE2-70開發(fā)板、 PC機(jī)、信號(hào)發(fā)生器。 圖 1 FPGA DE2-70開發(fā)板圖二.系統(tǒng)方案2.1 設(shè)計(jì)思想利用數(shù)字電子技術(shù)、 EDA 設(shè)計(jì)方法、 FPGA 等技術(shù),設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè) 基于 FPGA 的數(shù)字電子時(shí)鐘基本功能, 其基本組成框圖如圖 1所示,振蕩器采 用 ALTERA 的 DE2-70實(shí)驗(yàn)板的 50MHz 輸出,分頻器將 50MHz 的方波進(jìn)

2、行分頻進(jìn) 而得到 1Hz 的標(biāo)準(zhǔn)秒脈沖,時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、 六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成,校時(shí)模塊完成時(shí)和分的校正。擴(kuò) 展功能設(shè)計(jì)為倒計(jì)時(shí)功能,從 59分 55秒至 59分 59秒,每秒亮一盞燈報(bào)時(shí)。20世紀(jì)末,電子技術(shù)獲得了飛速的發(fā)展,在其推動(dòng)下,現(xiàn)代電子產(chǎn)品幾乎 滲透了社會(huì)的各個(gè)領(lǐng)域,有力的推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的 提高, 同時(shí)也使現(xiàn)代電子產(chǎn)品性能更進(jìn)一步, 產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。20世紀(jì) 80年代末,出現(xiàn)了 FPGA(Field Progrommable Gate Array, CAE 和 CAD 技術(shù)的應(yīng)用更為廣泛,它們?cè)?P

3、CB 設(shè)計(jì)的原理圖輸入,自動(dòng)布局布線及 PCB 分析, 以及邏輯設(shè)計(jì),邏輯仿真布爾綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色,為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模,標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。硬 件描述語言是 EDA 技術(shù)的重要組成部分, VHDL 是作為電子設(shè)計(jì)主流硬件的描述 語言。本論文就是應(yīng)用 VHDL 語言來實(shí)現(xiàn)秒表的電路設(shè)計(jì)。 VHDL 語言是標(biāo)準(zhǔn)硬 件描述語言,它的特點(diǎn)就是能形式化抽樣表示電路結(jié)構(gòu)及行為,支持邏輯設(shè)計(jì) 中層次領(lǐng)域的描述,借用了高級(jí)語言的精巧結(jié)構(gòu)簡(jiǎn)化電路描述,具有電路模擬 與驗(yàn)證及保證設(shè)計(jì)的正確性,支持電路由高層向底層的綜合變換,便于文檔管 理,易于理解和設(shè)計(jì)重用。EDA 技術(shù)

4、是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng),是指以計(jì) 算機(jī)為工作平臺(tái),融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù) 的最新成果,進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用 EDA 工具, 電子設(shè)計(jì)師可以從概念、 算法、 協(xié)議等開始設(shè)計(jì)電子系統(tǒng), 大量工作可以通過計(jì)算機(jī)完成,并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè) 計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 包括在機(jī)械、 電子、通信、航空航天、 化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域,都有 EDA 的應(yīng)用。目前 EDA 技術(shù) 已在各大公司、 企事業(yè)單位和科研教學(xué)部門廣泛使用。 例

5、如在飛機(jī)制造過程中, 從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬,都可能涉及到 EDA 技術(shù)。本文所 指的 EDA 技術(shù),主要針對(duì)電子電路設(shè)計(jì)、 PCB 設(shè)計(jì)和 IC 設(shè)計(jì)。 EDA 設(shè)計(jì)可分為 系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。用 VHDL 語言開發(fā)的流程 :(1 文本編輯:用任何文本編輯器都可以進(jìn)行, 也可以用專用的 HDL 編輯環(huán)境。 通常 VHDL 文件保存為 .vhd 文件。(2 功能仿真:將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真, 檢查邏輯功能是否正 確(也叫前仿真,對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步,只在布線完 成以后,進(jìn)行時(shí)序仿真。(3 邏輯綜合:將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合, 即把語言綜合

6、成最簡(jiǎn)的 布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成 .edf (edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。(4布局布線:將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線,即把設(shè)計(jì) 好的邏輯安放到 PLD/FPGA內(nèi)。(5編程下載:確認(rèn)仿真無誤后,將文件下載到芯片中。本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘,具有時(shí)、 分、秒計(jì)數(shù)顯示功能,以 24小時(shí) 的循環(huán)計(jì)數(shù):具有校對(duì)功能。 本設(shè)計(jì)采用 EDA 技術(shù), 以硬件描述語言 VHDL 為系 統(tǒng)邏輯描述手段設(shè)計(jì)文件, 在 Quartus 工具軟件下, 采用自頂向下的設(shè)計(jì)方 式,由各個(gè)基本模塊共同構(gòu)建了一個(gè)基本 FPGA 的數(shù)字鐘。系統(tǒng)主芯片采用 EP2C7

7、0F896C6,有時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù) 譯碼模塊、顯示以及報(bào)時(shí)模塊組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序,在可編程邏 輯器件上下載驗(yàn)證,本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示,由按鍵輸入進(jìn)行 數(shù)字鐘的校時(shí)、清零、啟停功能。隨著電子技術(shù)的發(fā)展,數(shù)字電路朝著速度快、容量大、體積小、重量輕的 方向發(fā)展。人們對(duì)時(shí)間計(jì)量的精度要求越來越高,鐘表的數(shù)字化給人們生產(chǎn)生 活帶來了極大的方便。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝 置,與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性,且無機(jī)械裝置,具有更更 長(zhǎng)的使用壽命,因此得到了廣泛的使用。本次設(shè)計(jì)以數(shù)字電子為主, 實(shí)現(xiàn)對(duì)時(shí)、 分、 秒數(shù)字顯示的計(jì)時(shí)裝置

8、 , 周期為 24小時(shí),顯示滿刻度為 23時(shí) 59分 59秒,并具有校時(shí)功能和報(bào)時(shí)功能的數(shù)字 電子鐘。課程設(shè)計(jì)所采用的開發(fā)平臺(tái):Quartus II 是可編程片上系統(tǒng)的綜合性 設(shè)計(jì)環(huán)境,它支持 CPLD 和 FPGA 器件的開發(fā)。 FPGA (Field Programmable Gate Array 現(xiàn)場(chǎng)可編程門陣列, 內(nèi)部主要由許多可編程邏輯模塊組成, 靠縱橫交錯(cuò) 的分布式可編程互連線連接起來,可構(gòu)成極其復(fù)雜的邏輯電路。本次課程設(shè)計(jì) 所采用的 FPGA 芯片 Cyclone II系列的 EP2C70F896C6。2.2工作原理及系統(tǒng)框圖利用數(shù)字電子技術(shù)、 EDA 設(shè)計(jì)方法、 FPGA 等技

9、術(shù),設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè) 基于 FPGA 的數(shù)字電子時(shí)鐘基本功能, 其基本組成框圖如圖 1所示, 振蕩器采用 ALTERA 的 DE2-70實(shí)驗(yàn)板的 50MHz 輸出,分頻器將 50MHz 的方波進(jìn)行分頻進(jìn)而 得到 1Hz 的標(biāo)準(zhǔn)秒脈沖,時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六 十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成,校時(shí)模塊完成時(shí)和分的校正。電子 時(shí)鐘擴(kuò)展功能為倒計(jì)時(shí)流水燈。數(shù)字電子鐘的電路組成框圖片如下圖 : 圖 15 系統(tǒng)框圖1. 數(shù)字鐘電路系統(tǒng)由主體電路和擴(kuò)展電路兩大部分所組成。2. 數(shù)字電子時(shí)鐘電路具有時(shí)、分、秒計(jì)時(shí),秒計(jì)數(shù)器計(jì)滿 60后向分計(jì)數(shù)器進(jìn) 位,分計(jì)數(shù)器計(jì)滿 60后向小

10、時(shí)計(jì)數(shù)器進(jìn)位,小時(shí)計(jì)數(shù)器按照“ 24進(jìn)制”規(guī)律 計(jì)數(shù)。3. 準(zhǔn)確計(jì)時(shí), 以數(shù)字形式顯示時(shí)、 分、秒的時(shí)間,計(jì)數(shù)器的輸出經(jīng)譯碼器送顯 示器。4. 具有分、時(shí)校正功能,校正輸入脈沖頻率為 1Hz5. 復(fù)位功能,時(shí)、分、秒計(jì)時(shí)清零。6. 擴(kuò)展功能為:具有仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)的功能,即每逢 59分 51秒、 52秒、 53秒、 54秒、 55秒及 57秒, LED 綠燈依此點(diǎn)亮, 59分 59秒時(shí), LED 紅燈亮, 形成倒計(jì)時(shí)流水燈報(bào)時(shí)。三.軟件方案3.1 程序流程圖小時(shí)采用 24進(jìn)制計(jì)時(shí),當(dāng) CP , EN 和 nCR 為高電平時(shí)計(jì)數(shù),計(jì)數(shù)范圍為 0,23, 使能信號(hào) EN 等于 0時(shí), 計(jì)時(shí)器保持

11、。 當(dāng)高位大于 2或高位等于 2且低 位大于 3時(shí),計(jì)時(shí)器清零,否則繼續(xù)計(jì)時(shí)。流程圖見下圖。 圖 16 24進(jìn)制程序流程圖當(dāng) CP , EN 和 nCR 為高電平時(shí)計(jì)數(shù), 計(jì)數(shù)范圍為 0,9, 使能信號(hào) EN 等于 0時(shí),計(jì)時(shí)器保持。當(dāng)計(jì)時(shí)到 9的時(shí)候,計(jì)時(shí)器清零,否則繼續(xù)計(jì)時(shí)。流程圖 見下圖。 圖 17 10進(jìn)制流程圖當(dāng) CP , EN 和 nCR 為高電平時(shí)計(jì)數(shù), 計(jì)數(shù)范圍為 0,5, 使能信號(hào) EN 等于 0時(shí),計(jì)時(shí)器保持。當(dāng)計(jì)時(shí)到 5的時(shí)候,計(jì)時(shí)器清零,否則繼續(xù)計(jì)時(shí)。流程圖 見下圖。 圖 18 6進(jìn)制流程圖分、秒采用 60進(jìn)制計(jì)時(shí),當(dāng) CP , EN 和 nCR 為高電平時(shí)計(jì)數(shù),計(jì)數(shù)范

12、圍 為 0,59,使能信號(hào) EN 等于 0時(shí),計(jì)時(shí)器保持。當(dāng)個(gè)位等于 9時(shí)向十位進(jìn)位; 當(dāng)個(gè)位等于 9十位等于 5,計(jì)時(shí)器清零,否則繼續(xù)計(jì)時(shí)。流程圖見下圖。 圖 19 60進(jìn)制流程圖數(shù)碼管有 7段組成,分共陽極和共陰極,本次設(shè)計(jì)采用共陽極數(shù)碼管。當(dāng) 輸入為低電平時(shí),數(shù)碼管顯示;當(dāng)輸入為高電平時(shí),數(shù)碼管不顯示。用這樣的 方法輸入不同的高低信號(hào)控制數(shù)碼管的顯示。 圖 20 from0to9流程圖 圖 21 分頻模塊流程圖 圖 22 總流程圖3.2 程序清單module complete_clock(HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,_50MHzIn,_1Hz,_50Hz,

13、 _5KHz,_500KHz,AdjMinkey,AdjHrkey,nCR,Alarm,LED0,LED10,LED3,LED4,LED5,LED6,LED 7,LED8,LED9 ;output 7:0 HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;output Alarm,_1Hz,_50Hz,_5KHz,_500KHz;output LED0;output LED10;output LED3;output LED4;output LED5;output LED6;output LED7;output LED8;output LED9;wire 7:0 HEX0,HEX1,H

14、EX2,HEX3,HEX4,HEX5;input nCR,_50MHzIn;wire _1Hz,_50Hz,_5KHz,_500KHz;wire LED0;wire LED10;wire LED3;wire LED4;wire LED5;wire LED6;wire LED7;wire LED8;wire LED9;input AdjMinkey,AdjHrkey;wire 7:0 Second,Minute,Hour;Divided_Frequency C1(_5KHz,_500KHz,nCR,_50MHzIn;/調(diào)用分頻模塊,輸入 50MHz 的 頻率,經(jīng)兩次分頻后變?yōu)?5KHz Divi

15、ded_Frequency U0(_1Hz,_50Hz,nCR,_5KHz;/調(diào)用分頻模塊,輸入 5KHz 的頻率,經(jīng) 兩次分頻后變?yōu)?1Hztop_clock U1(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey;/調(diào)用校時(shí)模塊, 對(duì)時(shí)、 分模塊進(jìn)行校時(shí) baoshi U2(Alarm_Ring,Minute,Second,_50Hz,_5KHz;assign Alarm=Alarm_Ring;assign LED0=(Minute,Second=16'h5951;/定義 LED0為 59分 51秒時(shí)燈亮assign LED10=(Min

16、ute,Second=16'h5952;/定義 LED10為 59分 52秒時(shí)燈亮assign LED3=(Minute,Second=16'h5953;/定義 LED3為 59分 53秒時(shí)燈亮assign LED4=(Minute,Second=16'h5954;/定義 LED4為 59分 54秒時(shí)燈亮assign LED5=(Minute,Second=16'h5955;/定義 LED5為 59分 55秒時(shí)燈亮assign LED6=(Minute,Second=16'h5956;/定義 LED6為 59分 56秒時(shí)燈亮assign LED7=(Mi

17、nute,Second=16'h5957;/定義 LED7為 59分 57秒時(shí)燈亮assign LED8=(Minute,Second=16'h5958;/定義 LED8為 59分 58秒時(shí)燈亮assign LED9=(Minute,Second=16'h5959;/定義 LED9為 59分 59秒時(shí)燈亮 from0to9 U10(HEX0,Second3:0; /個(gè)位秒調(diào)用譯碼from0to9 U9(HEX1,Second7:4; /十位秒調(diào)用譯碼from0to9 U3(HEX2,Minute3:0; /個(gè)位分調(diào)用譯碼from0to9 U4(HEX3,Minute7:

18、4; /個(gè)位分調(diào)用譯碼from0to9 U5(HEX4,Hour3:0; /個(gè)位時(shí)調(diào)用譯碼from0to9 U6(HEX5,Hour7:4; /十位時(shí)調(diào)用譯碼endmodulemodule counter24(CntH,CntL,nCR,EN,CP;input CP,nCR,EN;output 3:0 CntH,CntL;reg 3:0 CntH,CntL;always (posedge CP or negedge nCRbeginif(nCR CntH,CntL<=8'h00;/當(dāng) nCR=0時(shí),計(jì)時(shí)器清零else if(EN CntH,CntL<=CntH,CntL;/

19、當(dāng) EN=0時(shí) , 停止計(jì)時(shí),保持else if(CntH>2|(CntH>9|(CntH=2&&(CntL>=3CntH,CntL<=8'h00;else if(CntH=2&&(CntL<3begin CntH<=CntH;CntL<=CntL+1'b1;endelse if(CntL=9begin CntH<=CntH+1'b1;CntL<=4'b0000;endelsebegin CntH<=CntH;CntL<=CntL+1'b1;endendEn

20、dmodulemodule counter60(Q1,Q2,Q3,Q4,Q5,Q6,Cnt,Cnt1,Cnt24,nCR,EN,CP,LED,LED1,LED2; input CP,nCR,EN;output 7:0 Cnt;output 7:0 Cnt1;output 7:0 Cnt24;output 6:0 Q1;output 6:0 Q2;output 6:0 Q3;output 6:0 Q4;output 6:0 Q5;output 6:0 Q6;output LED;output LED1;output LED2;wire 7:0 Cnt;wire 7:0 Cnt1;wire 7:0

21、 Cnt24;wire 6:0 Q1;wire 6:0 Q2;wire 6:0 Q3;wire 6:0 Q4;wire 6:0 Q5;wire 6:0 Q6;wire LED;wire LED1;wire LED2;wire ENP;wire ENP1;wire ENP2;wire ENP3;counter10 UC0(Cnt3:0,nCR,EN,CP;counter6 UC1(Cnt7:4,nCR,ENP,CP;counter10 UC2(Cnt13:0,nCR,ENP1,CP;counter6 UC3(Cnt17:4,nCR,ENP2,CP;counter24 UC4(Cnt247:4,C

22、nt243:0,nCR,ENP3,CP;assign ENP=(Cnt3:0=4'h9;assign ENP1=(Cnt=8'h59;assign ENP2=(Cnt13:0=4'h9&&(Cnt=8'h59;assign ENP3=(Cnt1=8'h59&&(Cnt=8'h59;assign LED=CP;assign LED1=CP;assign LED2=CP;from0to9 UC5(Q1,Cnt3:0;from0to9 UC6(Q2,Cnt7:4;from0to9 UC7(Q3,Cnt13:0;from0

23、to9 UC8(Q4,Cnt17:4;from0to9 UC9(Q5,Cnt243:0;from0to9 UC10(Q6,Cnt247:4;Endmodulemodule from0to9(HEX,D;output 6:0 HEX;input 3:0 D;reg 6:0 HEX;always (Dbegincase(D4'd0:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0000001; 4'd1:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b1001111; 4'd2:HEX0,HEX1,H

24、EX2,HEX3,HEX4,HEX5,HEX6=7'b0010010;4'd3:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0000110; 4'd4:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b1001100; 4'd5:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0100100; 4'd6:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0100000; 4'd7:HEX0,HEX1,HE

25、X2,HEX3,HEX4,HEX5,HEX6=7'b0001111; 4'd8:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0000000; 4'd9:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b0000100; default:HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6=7'b1111111; endcaseendendmodulemodule counter6(Q,nCR,EN,CP;input CP,nCR,EN;output 3:0 Q;reg 3:

26、0 Q;always (posedge CP or negedge nCRbeginif(nCR Q<=4'b0000;/當(dāng) nCR=0時(shí),計(jì)時(shí)器清零else if(EN Q<=Q;/當(dāng) EN=0時(shí) , 停止計(jì)時(shí),保持else if(Q=4'b0101 Q<=4'b0000;else Q<=Q+1'b1;/計(jì)時(shí)器正常計(jì)時(shí)endEndmodulemodule counter10(Q,nCR,EN,CP;input CP,nCR,EN;output 3:0 Q;reg 3:0 Q;always (posedge CP or negedge n

27、CRbeginif(nCR Q<=4'b0000;/當(dāng) nCR=0時(shí),計(jì)時(shí)器清零else if(EN Q<=Q;/當(dāng) EN=0時(shí) , 停止計(jì)時(shí),保持else if(Q=4'b1001 Q<=4'b0000;else Q<=Q+1'b1;/計(jì)時(shí)器正常計(jì)時(shí)endEndmodulemodule Divided_Frequency(_1HzOut,nCR,_5kHzIN;input _5kHzIN,nCR;output _1HzOut;supply1 Vdd;/定義 Vdd 是高電平wire 15:0 Q;/計(jì)時(shí)器的輸出信號(hào) (中間變量 wire

28、 EN1,EN2,EN3;/ 計(jì)時(shí)器的使能信號(hào) (中間變量 counter10 DU0(Q3:0,nCR,Vdd,_5kHzIN;/調(diào)用十進(jìn)制counter10 DU1(Q7:4,nCR,EN1,_5kHzIN;counter10 DU2(Q11:8,nCR,EN2,_5kHzIN;counter10 DU3(Q15:12,nCR,EN3,_5kHzIN;assign EN1=(Q3:0=4'h9;assign EN2=(Q7:4=4'h9&(Q3:0=4'h9;assign EN3=(Q11:8=4'h9&(Q7:4=4'h9&(Q3:0=4'h9;assign _1HzOut=Q15;/assign _500HzOut=Q0;endmodulemodule top_clock(Second,Minute,Hour,_1Hz,nCR,AdjMinKey,AdjHrkey;input _1Hz,nCR,AdjMinKey,AdjHrkey;output 7:0 Second,Min