基于035μm SiGe工藝的低功耗復(fù)數(shù)乘法器ASIC芯片

1、電占料技女謄碩士學(xué)位論文MASTER DlSSERTATlON論文題日艟f0.3軋m SiGe工藝的低功耗學(xué)科擎!lk電路與系統(tǒng)指導(dǎo)教師鐘洪聲教授作者姓名楊榮喜班學(xué)號200生墼鯉塑生一 電子科技大學(xué)碩士學(xué)位論文文檔。采用0.35/Mm SiGe工藝最壞模型,得到乘法器仿真波形,X和Y是16位有 符號數(shù),Mul是32位的結(jié)果,Right表示結(jié)果和真實結(jié)果一致。仿真結(jié)果波形如圖 414。圖4.15為Nanosim仿真結(jié)果。元件數(shù)目為9466個,其中MOS管為9432個,在100MHz的工作頻率下,平均功耗為5.97mW,PDP為5.97×10_11WS。嗣eroaode巷主n block

2、 Numberof e:Le幫e弧ts in bb呔 鞠醢鞋套ero垂b:lo出:亭l譬p娶l譬如零 §lumJber 0block堪zOu瓶flode摹 盟燃彥r 8蓼器lock bipo.t node囂 Number o f.block input nodes 蛹洶搴z積f鼢l摩ek o旗蜘驄囂rIode, 嗣、&l羥bee o譬bloc-lK搴t覯漲嘗 3794孽駕66l l睡睡睡l艿52嗣洶er 0f為:1J。ck partial stages :8蚤r竹孽r承g(shù)e囂a嘴ply c"譬e乳璽:一18蓋0。830103慷 篇翹霸supp置￥尊螅rr瞎tt :鹺

3、肇Sg.毅4427憾. i拇擘r穗孽尊妻御tI蔓繃rent睡.00習(xí)00自蟪 敦M謇inpu電。讎r蝴乜:睡,00曲990紕 磊v搴善蕞e霸駔搿q匕鯽r霹n毫 O,000900酶斡跚S啡印氌o啦,雌eh乞:0,000000妣 ibverage b2po:e.c1蓋王reat:O.000000u爵 ;濺S b未ou囂"rr璧瓢奄 0。00霸000。t磊淞era住e bLock po目er :S9S.739341u蟹 ll搭b置aek爭毋w鼉r :2爨326。螽26609、l鬻圖415Nanosim仿真結(jié)果本章詳細(xì)闡述了乘法器的電路設(shè)計與驗證,對乘法器的3個主要組成部分:Booth編碼解

4、碼器、Wallace Tree壓縮、以及最后快速加法器分別進(jìn)行了低功耗電 路設(shè)計,并對比當(dāng)前的幾種其他結(jié)構(gòu)性能參數(shù)得出本文設(shè)計的單元優(yōu)勢,之后再 次對乘法器的各個部分進(jìn)行了功耗優(yōu)化,重點集中在晶體管級的優(yōu)化及MOS尺寸 的設(shè)計研究,最后對整個乘法器電路圖進(jìn)行了混合仿真驗證,采用高效高精度的 Nanosim和VCS混合仿真方式進(jìn)行了功能驗證和無互連參數(shù)的功耗分析。呲刪刪酬r【 mXY M第五章乘法器的版圖設(shè)計與后仿真第五章乘法器的版圖設(shè)計與后仿真版圖是集成電路物理設(shè)計結(jié)果,是集成電路設(shè)計與制造之間唯一橋梁。版圖 是將電路轉(zhuǎn)換成幾何圖形表示,一個版圖的組成在很大程度上受互連方法的影響。 版圖也是低

5、功耗設(shè)計的一個很重要的物理環(huán)節(jié),如何設(shè)計一個低功耗單元的版圖, 如何把一個合適的單元放在整個芯片的版圖中?這就涉及到了版圖設(shè)計的方法。 本章主要進(jìn)行低功耗乘法器全定制版圖設(shè)計,從基本的反相器的版圖設(shè)計到乘法 器版圖的設(shè)計并包括以及各個環(huán)節(jié)的驗證。集成電路的制造工藝比較復(fù)雜,硅平面工藝是制造MOS IC的基礎(chǔ),光刻是它 的關(guān)鍵工藝之一,每次光刻都需要掩模版。掩模定義了轉(zhuǎn)移到半導(dǎo)體材料不同 的工藝層上的圖形,由此形成了電子器件的元件互連線。因此版圖設(shè)計和掩模版 的制造成為了集成電路設(shè)計和制造的關(guān)鍵步驟,接下來的章節(jié)主要進(jìn)行全定制乘 法器的手工版圖繪制。設(shè)計規(guī)則是集成電路設(shè)計與制造的橋梁。具體的說,

6、設(shè)計規(guī)則是由幾何限制 條件和電學(xué)限制條件共同確定的版圖設(shè)計的幾何規(guī)定。這些規(guī)定是以掩模版各層 幾何圖形的寬度、間距以及重疊量等最小容許值的形式出現(xiàn)的。通常有兩種形式:一是自由格式的微米規(guī)則,就是常說的O.缸rn規(guī)則、0.35#m規(guī)則。二是整數(shù)格式 的九規(guī)則,可伸縮,所有的寬度、間距和距離都寫成如下形式:值=mX,伸縮的 設(shè)計缺點是:運用整數(shù)值m,不能達(dá)到最高的集成密度,現(xiàn)在主要采用微米規(guī)則。 論文采用的是美國Jazz半導(dǎo)體公司0.35從m SiGe工藝設(shè)計規(guī)則文件,編號NPB PS.0109,05年10月21日。主要的設(shè)計規(guī)則為:層內(nèi)限制:最小尺寸,最小間距。層間限制:晶體管規(guī)則、接觸孔和通孔

7、規(guī)則、離周邊距離和露頭。41電子科技大學(xué)碩士學(xué)位論文設(shè)定這些規(guī)則的主要幾個原因如下:1.離周邊的距離和露頭:為了對準(zhǔn)要求,因為不可能以無限高的精度把掩模圖案投射到晶片上。例如 當(dāng)有源區(qū)接觸沒對準(zhǔn),接觸孔沒有對準(zhǔn)的落在有源區(qū)內(nèi),則當(dāng)加入金屬塞后,金 屬會和襯底之間短路,這樣芯片不能正常工作。露頭類型設(shè)計也往往出于不能對準(zhǔn)問題。如ploy要伸出active一部分,當(dāng)沒 有伸出露頭時,會產(chǎn)生源與漏的短路。2.尺寸:一些幾何尺寸是出于實際的考慮,線寬就是如此,由于具有波長為九的光波 不能精確的成像比九小的多的特征尺寸,所以為了細(xì)的線寬,采用很多先進(jìn)的技 術(shù),如紫外光的正光刻膠(正膠比負(fù)膠有更好的顯影特

8、性。3.間距與線寬:由于縱向刻蝕也會發(fā)生橫向的刻蝕,這就限制了達(dá)到的分辨率。另外參雜和 同性刻蝕也會影響最小線寬參數(shù),當(dāng)靠得很近的導(dǎo)線間電容的電氣耦合,這會引 起串?dāng)_,也就是能量耦合到另外一條線,引起噪聲,會引起出錯,是高精度設(shè)計 的主要問題(存儲類芯片對此敏感。金屬線互連允許寬度是出于電氣規(guī)則的考慮, 較大電流要有較寬的線。版圖設(shè)計是一個獨立的工作,一般來說主要有人工設(shè)計和自動設(shè)計2種方法。 1人工版圖設(shè)計方法,按照電路圖和芯片加工廠家提供的設(shè)計規(guī)則,Layout 設(shè)計人員通過CAD工具來手工繪制版圖,手工繪制主要運用在數(shù)字全定制和模擬 集成電路版圖設(shè)計中。優(yōu)點是布局合理、面積有效利用,滿足

9、多種性能要求。缺 點是開發(fā)周期長,效率低,不能設(shè)計規(guī)模大的電路版圖。設(shè)計工具:L-EDIT, CadenceVirtuoso Layout工具2自動化版圖設(shè)計,通過EDA工具和廠家提供的各種元件的版圖庫,如標(biāo)準(zhǔn) 單元庫,EDA工具根據(jù)電路的邏輯設(shè)計可以自動的完成版圖設(shè)計,而且可以進(jìn)行 一些布局布線和性能優(yōu)化的工作,同時在完成后可以進(jìn)行DRC和LVS檢查,最后 導(dǎo)出GDSII格式文件。設(shè)計工具:Synopsys公司的Apollo(0.1趴m.0.35/zm、 Astro(<=0.1斷m,Cadence公司的SE等。42第五章乘法器的版圖設(shè)計與后仿真乘法器的電路圖是全定制設(shè)計的,版圖只能采用

10、手工繪制。從基本MOS管版 圖開始、到基本門的版圖或者基本單元的版圖,最后到乘法器版圖。由于物理設(shè) 計的復(fù)雜性,通常將版圖設(shè)計分為幾個階段,對整個版圖設(shè)計來說,主要有劃分 (Partition、布局規(guī)劃(F100fplanning、布局(Placement、布線(Routing并I優(yōu) 化等設(shè)計階段。從Si底層向上的基本結(jié)構(gòu)層次為:1.n阱(nWell2.有源區(qū)(Active3.多晶(Poly4.P注入/p選擇(pDiffusion/pSelect5.n注入/n選擇(nDiffusion/nSelectl6.有源區(qū)接觸(Active contact7.多晶接觸(Poly contact8.金屬1

11、(Metall9.通孔(Via10.金屬2(Metal211.通孔2(a2是金屬2與金屬3的通孔,以后依次類推?，F(xiàn)在的工藝已做到10層金屬層以上,本文采用的0.3靴m美國Jazz SiGe工藝 4層金屬【211。設(shè)計MOS管的版圖是一些不同顏色幾何圖形的堆積,遵守5.1.2節(jié) 講到的版圖設(shè)計規(guī)則。我們這里運用的是曼哈頓幾何形狀,即所有的轉(zhuǎn)角都是900的倍數(shù),這種布線算法很容易擴(kuò)展到其他工藝上。下面給出NMOS和PMOS的版圖設(shè)計過程,以PMOS設(shè)計為例。一.畫PMOS版圖(新建個PMOS cell1.畫出有源區(qū),在LSW中,點擊active(dg,在vituoso editing窗口中畫一 4

12、3電子科技大學(xué)碩士學(xué)位論文個寬為2.5/z,長為1的矩形。這里我們?yōu)榱硕?biāo),必須得用到標(biāo)尺。點擊misc/ruler 即可得到,畫完后清除標(biāo)尺。2.畫柵。在LSW中,點擊poly(dg,畫矩形。與有源區(qū)的位置關(guān)系如下圖 5.1。0.4“ +丁 麟 J L 鬻 1r 蠢謄 te length ate width3.畫整個pmos,為了表明我們畫的是pmos管,我們必須在剛才圖形的基礎(chǔ) 上添加一個pselect層,這一層將覆蓋整個有源區(qū)0.跏。接著,在整個管子外圍畫 上nwell,它覆蓋有源區(qū)0.7靴。如下圖所示,在Cadence VirtuosoLayout剪切圖 5.2。4.襯底連接,按照PMOS工作要求,PMOS的襯底要接電源。.+一一t+一o.一L:一j